Симуляция проектов в Quartus Prime v20.1 через редактор Waveform
Обычно, когда нужно симулировать FPGA проект, то создают специальные программы тестбенчи, например, на Verilog.
FPGA проект содержит модуль верхнего уровня со своими входами и выходами. Этот модуль нужно протестировать. Тестбенчи генерируют внешние сигналы к исследуемому модулю и потом, в процессе симуляции, можно будет увидеть все внутренние сигналы проекта. Написание тестбенчей не всегда простое занятие.
У нас было несколько статей на эту тему, например, вот симуляция с Icarus Verilog или вот про ModelSim.
Иногда можно обойтись и без тестбенчей. Я уже когда-то очень давно (хех, 10 лет назад) писал статью про симуляцию проекта в Quartus II v9 через Waveform.. Позже была статья про симуляцию в Quartus v13.
Там входные сигналы для тестирование проекта можно было просто рисовать в специальном редакторе. Было время и Альтера убрала эту возможность из Quartus. Потом, под влиянием общественности (университеты), снова вернула. Честно говоря, я давно не пробовал эту функцию квартуса, как-то не было потребности. Однако, на форуме человек спросил, а я не знаю что ответить. Решил попробовать сам, как работает такая симуляция в версии 20.1.
Подробнее...