Sidebar
×
Смотрите
Шасси Марсохода
FPGA блог
Форум
Платы FPGA
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Тэги
частотная модуляция
winrad dll
Visual Studio
игрушка
iverilog
Amber ARM
Уроки Verilog HDL
CPLD
Python
схема программатора
Verilog HDL
шасси
USBTerm
Etherium
датчик
FPGA
плата Марсоход
измерение частоты тона
MAX II
конденсатор
Quartus Prime
Марсоход
Raspberry Pi3
синхронное FIFO
M02mini
Marsohod3
MBFTDI
AMBER SoC
Altera
ELVDS
модуль на Verilog
Quartus II
видеоигра
island- style FPGA
MTBF
дешифратор
шутка
Новый год
WebServer HTTP-GET
шаговый мотор
OpenOCD
JTAG
измерение
программатор
video game Tennis
28BYJ-48
Canon RC6
Icarus Verilog
jtagserver
global clock
Комментарии
Пошаговая инструкция: создаем проект Quartus II
mikushin
07.11.2025 07:29
******************************************************************* Info: Running Quartus II Analysis ...
Подробнее...
Введение в Verilog, Второй урок. Иерархия проекта.
Михаил_
29.10.2025 14:04
Как поведет себя однобитный сумматор при поступлении двух единиц на вход? Согласно таблице истинности ...
Подробнее...
Установка Intel Quartus Prime Lite Edition
ника
27.10.2025 17:03
:lol:
Подробнее...
Введение в Verilog. Пятый урок, Синхронная логика.
Лаврентий
25.10.2025 03:18
Упоминаемая во всех пяти уроках "Комбинаторная логика" - это всё-таки Комбинационная логика. Поскольку ...
Подробнее...
Разворот бит в шине на Verilog
rus
07.10.2025 11:30
reg [7:0]src; //reverse? wire [0:7]re1; assign re1 = src; //does not work.. Но это так не работает! Почему ...
Подробнее...
На форуме
Нет сообщений для показа
МАРСОХОД
Open Source Hardware Project
Искать...
Программатор MBFTDI
SVF player
Драйвер Quartus II
Режим USB-to-COM
Режим BitBang
Марсоход
MA3128
Марсоход3GW2
Марсоход2bis
Марсоход2RPI
Марсоход3
×
Ошибка
Категория не найдена
Смотрите
Шасси Марсохода
FPGA блог
Форум
Платы FPGA
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Подписка
Тэги
симуляция проекта
MINGW
Yosys
7-Segment
SDRAM
пила
data processing
video
MBFTDI
Марсоход3
Verilog
Воспроизведение звука
Delta-Sigma DAC
игра Змейка
hello world
анализатор протокола USB
winrad dll
MAX II
ZX spectrum
HSYNC
Python
Verilog примеры
плата Марсоход
TAP Controller
NAND
магнит
blakecoin
синхронное FIFO
Астротрекер
Clock Domain Cross
ПЛИС
CPLD
Санкт-Петербург
программатор
MAX10
sdram
iverilog
JTAG
RISC-V
тест ОЗУ
state machine
Марсоход2RPI
100ps
video game Tennis
Altera RTLViewer
схемотехника FPGA
преобразователь уровня
Altera Quartus II
терминал
OSER10
Комментарии
Пошаговая инструкция: создаем проект Quartus II
mikushin
07.11.2025 07:29
******************************************************************* Info: Running Quartus II Analysis ...
Подробнее...
Введение в Verilog, Второй урок. Иерархия проекта.
Михаил_
29.10.2025 14:04
Как поведет себя однобитный сумматор при поступлении двух единиц на вход? Согласно таблице истинности ...
Подробнее...
Установка Intel Quartus Prime Lite Edition
ника
27.10.2025 17:03
:lol:
Подробнее...
Введение в Verilog. Пятый урок, Синхронная логика.
Лаврентий
25.10.2025 03:18
Упоминаемая во всех пяти уроках "Комбинаторная логика" - это всё-таки Комбинационная логика. Поскольку ...
Подробнее...
Разворот бит в шине на Verilog
rus
07.10.2025 11:30
reg [7:0]src; //reverse? wire [0:7]re1; assign re1 = src; //does not work.. Но это так не работает! Почему ...
Подробнее...
На форуме
Нет сообщений для показа
Реклама
Подробнее...