МАРСОХОД

Open Source Hardware Project

Результат поиска: найдено 2 объектов.

Поиск:
Искать только в:

1. Язык описания аппаратуры Verilog HDL
(Категория)
... операции ( & , | , ^, ~ ), булевые операции ( && , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения. Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, ...
Создано
2. Введение в Verilog, Четвертый урок. Поведенческие блоки.
(Разное)
Раньше мы уже познакомились с постоянным назначением сигналов, оно выглядит, например, вот так: wire a,b,c; assign c = a & b; Постоянные назначения весьма полезны, но и они имеют недостатки. ...
Создано 23 Июль 2010
ВКонтакте  facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Статьи о разном