Язык описания аппаратуры Verilog HDL

1. Введение в Verilog. Пятый урок, Синхронная логика. ...

(Разное)

На предыдущих уроках мы уже познакомились с типами источников сигналов, узнали как установить экземпляры разных модулей в свой модуль и как соединить их проводами. Так же мы уже рассмотрели разные арифметические ...

Создано 03 августа 2010

2. Введение в Verilog, Четвертый урок. Поведенческие блоки. ...

(Разное)

Раньше мы уже познакомились с постоянным назначением сигналов, оно выглядит, например, вот так: wire a,b,c; assign c = a & b; Постоянные назначения весьма полезны, но и они имеют недостатки. ...

Создано 23 июля 2010

3. Введение в Verilog, Третий урок - арифметика и логика ...

(Разное)

Сейчас, мы уже знаем про модули, их входные и выходные сигналы и как они могут быть соединены друг с другом. На прошлом уроке  я рассказал, как можно сделать многобитный сумматор. Нужно ли каждый раз, ...

Создано 20 июля 2010

4. Введение в Verilog, Второй урок. Иерархия проекта. ...

(Разное)

Мы уже знаем, что такое модуль. В проекте, особенно сложном, бывает много модулей, соединенных между собой. Прежде всего, нужно заметить, что в проекте всегда есть один модуль самого верхнего уровня ...

Создано 07 июля 2010

5. Введение в Verilog, Первый урок. ...

(Разное)

Verilog - язык описания цифровых схем. На первом уроке познакомимся с базовыми типами источников сигнала используемыми в языке. Пожалуй было бы не плохо начать наше обсуждение с понятия сигнал (signal). ...

Создано 30 июня 2010

6. Пошаговая инструкция: создаем проект Quartus II

(Intel Quartus Prime)

В этой статье я расскажу, как создать новый проект в среде Altera Quartus II, как его откомпилировать и как прошить плату Марсоход. В предыдущей статье "Введение в Verilog, урок первый" я писал о простых ...

Создано 30 июня 2010

7. Введение в Verilog. Пятый урок, Синхронная логика. ...

(Комментарии)

Спасибо! Наверное, лучшее из того, что я читал как введение в Verilog. ...

Создано 26 июля 2017

8. Некоторые итоги...

(Комментарии)

и еще одно обновление файла! Теперь "Введение в Verilog" 1.3 ...

Создано 20 августа 2010

9. Некоторые итоги...

(Комментарии)

Внимание! Файл "Введение в Verilog" обновлен! Исправлены некоторые неточности и ошибки после критических замечаний знающих людей! ...

Создано 19 августа 2010