Язык описания аппаратуры Verilog HDL

Результат поиска: найдено 4 объектов.

Совпадение
Ограничение области поиска
1. Модуль приемника USB (с сигналом сброса на некоторые регистры) ...
(Исходный код)
//simplest low speed USB receive function module ls_usb_recv( input wire reset, //clock should be 12Mhz input wire clk, //usb BUS signals input wire dp, input ...
Создано 17 января 2011
2. Модуль приемника USB ...
(Исходный код)
// //simplest low speed USB receive function // module ls_usb_recv( input wire reset, //clock should be 5Mhz input wire clk, //usb BUS signals input wire dp,  ...
Создано 18 октября 2010
3. Сложности разработки USB хоста для проекта USBTerm.
(Проект графического терминала USBTerm)
... свой verilog модуль контроллера USB11 usb11ctrl.v, который содержит в себе согласующие ФИФО и два дополнительный модуля: модуль передатчика usb11send.v и модуль приемника usb11recv.v. Так же, был написан ...
Создано 23 февраля 2016
4. Тестбенч приемника USB
(Разное)
... для наших экспериментов модуль приемника USB из последнего моего USB проекта и просимулировать его. USB - это довольно важная тема для меня. Для того, что бы просимулировать наш модуль USB приемника нужно ...
Создано 17 января 2011