core трассировка сигнала АЦП Verilog HDL FTDI bin counter контроллер памяти Android Второй урок Иерархия проекта фреймбуффер SoC Amber ALTPLL Шарманка testbench патч Linux SignalTap 3D дисплей Linux IR control MAX II 7-segment Altera MAX-II симуляция Icarus Verilog Иридиум Цап R2R - нюансы делитель частоты hello world MBFTDI Симуляция проекта Теннис Симуляция проекта Марсоход3 USB11 Host Altera USBTerm MPSSE bugfix Новогодняя елка 2017! автомат Мура always двоичный счетчик Плата Марсоход2 WS2812B VHDL Двигатели Правила форума miner симуляция debug FPGA