ПЛИС FPGA Тестбенч игры Теннис Часть 1 Altera MAX-II фронт сигнала dumpfile лабиринт Еще о метастабильности Юбилей Да! Синтезатор нот на VERILOG VT100 USBTerm Life Game Altera последовательный порт GPIO машинка testbench Работа над ошибками Теннис debug Снеговик самолеты Double Edge Triggered Flip-Flop Ethernet пакет JTAG WinDbg SignalTap система контроля версий Scripting Layer For Android Музыка связь через USB Icarus Verilog ModelSim Verilog State Machine Framework Анонс новой платы FTDI Перенос на хостинг! защелка Фотографирование winrad framebuffer data processing контроллер памяти cgminer dumpvars Игра River Raid Использование PLL