Clock Domain Cross Новый Quartus Prime v17 ПЛИС протокол Altera FPGA ИК приемник модуль на Verilog Buttons Serial Vector Format File мотор FM радио Marsohod3 Verilog примеры UART Атака JTAG Gray Code Марсоход2 схема программатора MAX II Quaruts II MINGW Marsohod2 initial statement тестбенч synchronizer HDSDR клавиатура python Апгрейд Подмосковных вечеров плата Марсоход ASIC Serial MAX10 Verilog версия схемотехника компиляция ядра колебательный контур FIFO Последовательный порт Мультик Intel Использование Sigasi Studio Double Edge Triggered Flip-Flop ModelSim ALARM Волк-Коза-Капуста