Язык описания аппаратуры Verilog HDL

1. Тестбенч ИК приемника

(Исходный код)

//тестбенч ИК приемника, который передает принятые коды //через последовательный порт `timescale 1us / 1ns module ir_receiver_test; //генерируем тактовую частоту 5Мгц reg clk; //в начале регистр ...

Создано 09 Февраль 2011