... несколько уроков:
Часть 1. Базовые типы источников сигнала в языке Verilog HDL - это wire, reg, шины. Группирование логики в модули (module / endmodule). Входные и выходные сигналы модулей (input, ...
... Переводить я буду не все, а только то, что мне кажется интересным или небходимым. Итак, "Обзор цифрового проектирования с языком Verilog HDL"
Часть 1. Обзор цифрового проектирования с языком Verilo ...
В тему названию сайта, наши часики тоже будут космические!
Можно было бы написать две статьи, но у меня получилась одна, но состоящая из двух частей. Часть 1.
Пример использования популярного ...
Нашел замечательную статью “Самостоятельное изучение схемотехники. Синтез автоматов на триггерах. Часть 1” на Хабре. В статье рассматривался интересный пример создания игры «Волк-Коза-Капуста». Попробую ...
Подробнее...