Как на языке Verilog HDL реализовать сумматор или вычитатель с переносом ? Вопрос кажется очень простым для тех, кто давно использует язык Verilog, но почему-то оказывается абсолютно непонятным для новичков ...
... - сумматор ( или вычитатель ):
На led[1..0] будет арифметическая сумма сигналов key[1..0] и key[3..2].
Напоследок некоторые рекомендации. На принципиальных схемах для обозначения инверсии на выхода ...
Подробнее...