Язык описания аппаратуры Verilog HDL

1. Verilog Gotchas

(Разное)

... ает. Хотя.. я думаю, что синтезатор должен в этом случае выдать предупреждение, что в проекте появилась защелка (latch). Все же нужно читать предупреждения компиляторов. Пример 4 Операции в списке чувст ...

Создано 06 Март 2013

2. Проект-исследование счетчика на DET Flip-Flop

(Проекты Altera Quartus II для платы Марсоход2)

... входные данные только по фронту сигнала тактовой частоты: Принцип действия довольно простой. Когда наступает фронт сигнала CLK, то первая защелка фиксирует входное значение со входа данных D. При этом, ...

Создано 17 Ноябрь 2012

3. Декодер

(Язык описания аппаратуры Verilog HDL)

Декодер - устройство, преобразующее двоичный код в позиционный код. Рассмотрим полный декодер. Если входных линий декодера N, то выходных линий будет 2^N. например, декодер с тремя входными линиями имеет ...

Создано 28 Ноябрь 2011

4. Мультиплексор

(Язык описания аппаратуры Verilog HDL)

... ным трем? Этот случай мы не описали в коде. Синтезатор считает, что в случае с sel==2'b11 значение на выходе не должно меняться, должно оставаться предыдущим. Значит в логике появится latch (защелка) - ...

Создано 19 Апрель 2011

5. Мультиплексор

(Комментарии)

в Verilog тип reg это не всегда "устройство хранения" - триггер или защелка (latch). Этот факт всегда вызывает недоумение у начинающих (и у меня когда-то то же). Самое простой и немного примитивный способ ...

Создано 19 Апрель 2011

6. Мультиплексор

(Комментарии)

Вопрос: У вас везде присвоение идёт регистру, это получается не мултиплексер, а защелка выбранного значения. Обоснуй те пожалуйста такую протеворечивост ь. Ведь мультиплексер в чистом виде : wire a,b,c; ...

Создано 19 Апрель 2011