Язык описания аппаратуры Verilog HDL

Результат поиска: найдено 99 объектов.

Совпадение
Ограничение области поиска
1. Как вернуть скрипту результат симуляции Verilog? ...
(Разное)
Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...
Создано 11 сентября 2018
2. Процессор языка Forth в FPGA
(Проекты Quartus Prime для M02mini)
... ие и кладет его на стек. Потом на стек кладется число 8 и вызывается слово and, которое снимает два числа со стека вычисляет логическую функцию and и кладет результат на стек. Число 8 определяет битовую м ...
Создано 06 октября 2020
3. Шифровальная машина Энигма М3 в FPGA
(Проекты Quartus Prime для M02mini)
... ложение на plugboard: CDEF. После этого посылается код 0xD означающий начало работы и собственно шифруемое сообщение "BCDEFGHI". На выходе шифромашины Энигма получается "TDKWACGR".. А теперь посмотр ...
Создано 27 сентября 2020
4. USB хост контроллер с двумя портами для мыши и клавиатуры
(Проекты Intel Quartus Prime для платы Марсоход3)
... опрашивать порты по очереди и индивидуально? В результате я подумал, что самое простое решение, раз уж я использую для обмена последовательный порт - это использовать сигнал RTS из него. Сигнал RTS это ...
Создано 26 апреля 2020
5. Симуляция usbhost контроллера
(FPGA & Verilog блог)
... будут забирать результат исполнения команды; временное FIFO, generic_fifo_dc_gray fifo_out_tmp, где временно хранятся принятые из USB шины байты; модуль USB передатчика ls_usb_send ls_usb_send_; модуль ...
Создано 18 марта 2020
6. USB хост контроллер
(Проекты Intel Quartus Prime для платы Марсоход3)
... Программа открывает последовательный порт, который связывает FPGA плату и компьютер. Через последовательный порт программа отправляет управляющие команды USB хост контроллеру и получает от него результат ...
Создано 05 марта 2020
7. Verilator
(FPGA & Verilog блог)
...  main.cpp /usr/share/verilator/include/verilated.cpp obj_dir/Vcounter__ALL.a В результате компиляции получается выходной исполняемый файл ./test (я же указал опцию g++ компилятора "-o test"). Получившийс ...
Создано 26 ноября 2019
8. Создание toolchain с помощью crosstool-NG
(FPGA & Verilog блог)
... создает из текста программы на языке C/C++ ассемблерный текст. Этот файл передается следующему звену - ассемблеру, результат ассемблера передается линковщику и так далее по цепочке. Часто используют ...
Создано 28 июля 2019
9. Цветомузыка в FPGA
(Проекты Intel Quartus Prime для платы Марсоход3)
... КИХ фильтра. В результате многочисленных экспериментов я сделал двухступенчатый фильтр. Сперва сделал фильтр низких частот на 800Гц, потом после него сделал ресамплер - то есть понизил частоту дискретизации ...
Создано 30 декабря 2018
10. Управление светодиодной лентой
(Проекты Intel Quartus Prime для платы Марсоход3)
ZoJbefrVJIM Поскольку я делаю новогодний проект "Цветомузыка", то мне нужны для нее цветные управляемые огни / лампы / светодиоды. Тут я вспомнил, что у нас есть светодиодная лента. Сперва нужно научиться ...
Создано 25 декабря 2018
11. Цифровой КИХ фильтр на Verilog для цветомузыки
(Разное)
... можно перечитывать все ранее накопленные отсчеты, перемножать на нужные коэффициенты из ПЗУ и складывать в регистр накопитель результата. Попробую проиллюстрировать идею следующим рисунком: Понятно, ...
Создано 24 декабря 2018
12. Изготовление микрофонного усилителя для платы Марсоход3bis методом ЛУТ
(Разное)
...  в интернетах, так как не имеет запаха, не оставляет грязных пятен и так далее. Очень хорошо разные методы описаны вот здесь, на радиокоте.  У меня в результате травления получились вот такие платки:  ...
Создано 15 декабря 2018
13. Yosys Open SYnthesis Suite
(Разное)
Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа ...
Создано 14 октября 2018
14. Modelsim под Windows и Verilog VPI
(Разное)
... в результате компиляции должна получиться DLL. Моделсим использует кастомные, пользовательские библиотеки именно как DLL. Есть два способа скомпилировать библиотеку. Способ первый - используем компилятор ...
Создано 18 сентября 2018
15. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Intel Quartus Prime для Марсоход2RPI)
В первом проекте для платы M2RPI мы передавали данные в FPGA и обратно используя выводы Raspberry GPIO14 и GPIO15 как линии последовательного порта TxD и RxD. Как быть, если нужно передавать больший ...
Создано 17 апреля 2018
16. Майнер с алгоритмом Blake
(Проекты Intel Quartus Prime для платы Марсоход3)
... Каждый такт рабочей частоты выдается результат по новому хэшу. Можно сравнить с видеокартой - моя NVidia GTX1050 на ноутбуке выдает на блейке примерно 1,25ГХэша, то есть в 25 раз больше.. Тем не менее, ...
Создано 04 марта 2018
17. Размышления о майнинге криптовалют на FPGA
(Разное)
... Сама такая разработка потребует затрат времени и средств с неизвестным заранее результатом. С течением времени может измениться ситуация на рынке (цена на валюту, переход на POS, выход новых чипов, и т.д.). ...
Создано 14 сентября 2017
18. Новый Quartus Prime v17.0
(Разное)
... ПЛИС и потом эти блоки якобы легко стыкуются, временной анализ для каждого раздела свой и его результаты сохраняются при объединении блоков в один проект. Более того, раздел может быть экспортирован в ...
Создано 12 мая 2017
19. Дополнение к проекту измерителя временных задержек
(Разное)
...  похоже я там напутал со счетчиками try и направлением dir сдвига фазы. В результате, поскольку фаза двигалась то вперед, то назад, реальный сдвиг фазы не соответствовал внутреннему счетчику фазы в PLL ...
Создано 19 апреля 2017
20. Точное измерение интервалов времени с помощью ПЛИС
(Проекты Intel Quartus Prime для платы Марсоход3)
  Предположим есть задача - измерить время распространения сигнала в линии задержки, как на рисунке выше. Самый простой и очевидный способ измерения требует высокой частоты проекта. Период тактовой ...
Создано 17 апреля 2017