Язык описания аппаратуры Verilog HDL

1. Verilator

(FPGA & Verilog блог)

...  -I/usr/share/verilator/include main.cpp /usr/share/verilator/include/verilated.cpp obj_dir/Vcounter__ALL.a В результате компиляции получается выходной исполняемый файл ./test (я же указал опцию g++ компилятор ...

Создано 26 Ноябрь 2019

2. Создание toolchain с помощью crosstool-NG

(FPGA & Verilog блог)

... создает из текста программы на языке C/C++ ассемблерный текст. Этот файл передается следующему звену - ассемблеру, результат ассемблера передается линковщику и так далее по цепочке. Часто используют ...

Создано 28 Июль 2019

3. Цветомузыка в FPGA

(Проекты Intel Quartus Prime для платы Марсоход3)

... КИХ фильтра. В результате многочисленных экспериментов я сделал двухступенчатый фильтр. Сперва сделал фильтр низких частот на 800Гц, потом после него сделал ресамплер - то есть понизил частоту дискретизации ...

Создано 30 Декабрь 2018

4. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

... file("out.vcd");   $dumpvars(0,LED_tape_TB);   #1000000;   $finish(0); end endmodule Тестбенч смотрит запрашиваемый номер пикселя, его младшие три бита и на их основании формирует ...

Создано 25 Декабрь 2018

5. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... а за интервал времени между записями можно перечитывать все ранее накопленные отсчеты, перемножать на нужные коэффициенты из ПЗУ и складывать в регистр накопитель результата. Попробую проиллюстрировать ...

Создано 24 Декабрь 2018

6. Изготовление микрофонного усилителя для платы Марсоход3bis методом ЛУТ

(Разное)

...  в интернетах, так как не имеет запаха, не оставляет грязных пятен и так далее. Очень хорошо разные методы описаны вот здесь, на радиокоте.  У меня в результате травления получились вот таки ...

Создано 15 Декабрь 2018

7. Yosys Open SYnthesis Suite

(Разное)

... результат: Сразу запускается Graphviz и отображает схему, соответствующую моему проекту: Схема выглядит не очень "как схема", но при внимательном рассмотрении оказывается полным эквивалентом ...

Создано 14 Октябрь 2018

8. Modelsim под Windows и Verilog VPI

(Разное)

... но в результате компиляции должна получиться DLL. Моделсим использует кастомные, пользовательские библиотеки именно как DLL. Есть два способа скомпилировать библиотеку. Способ первый - используем компилятор ...

Создано 18 Сентябрь 2018

9. Как вернуть скрипту результат симуляции Verilog?

(Разное)

Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...

Создано 11 Сентябрь 2018

10. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

... е 100Мбайт/сек. таким образом, я считаю достигнутый результат в 40Мб/сек вполне достойным. На временных диаграммах SignalTap видны еще сигналы rd_fullness - это уровень наполнения FIFO в ПЛИС. Видно, ч ...

Создано 17 Апрель 2018

11. Майнер с алгоритмом Blake

(Проекты Intel Quartus Prime для платы Марсоход3)

... секунду. Каждый такт рабочей частоты выдается результат по новому хэшу. Можно сравнить с видеокартой - моя NVidia GTX1050 на ноутбуке выдает на блейке примерно 1,25ГХэша, то есть в 25 раз больше.. Тем ...

Создано 04 Март 2018

12. Размышления о майнинге криптовалют на FPGA

(Разное)

... взгляд, они мало перспективны по нескольким причинам. Сама такая разработка потребует затрат времени и средств с неизвестным заранее результатом. С течением времени может измениться ситуация ...

Создано 14 Сентябрь 2017

13. Новый Quartus Prime v17.0

(Разное)

... (partition) ПЛИС и потом эти блоки якобы легко стыкуются, временной анализ для каждого раздела свой и его результаты сохраняются при объединении блоков в один проект. Более того, раздел может быть экспортирован ...

Создано 12 Май 2017

14. Дополнение к проекту измерителя временных задержек

(Разное)

...  похоже я там напутал со счетчиками try и направлением dir сдвига фазы. В результате, поскольку фаза двигалась то вперед, то назад, реальный сдвиг фазы не соответствовал внутреннему счетчику фазы в PLL ...

Создано 19 Апрель 2017

15. Точное измерение интервалов времени с помощью ПЛИС

(Проекты Intel Quartus Prime для платы Марсоход3)

... эту "зону неуверенного приема"? Может быть это наведенные шумы на входе ПЛИС? Возможно путем многократных измерений и накопления и усреднения результата можно уточнить результат? Я честно не знаю.  &n ...

Создано 17 Апрель 2017

16. Майнер Bitcoin на плате Марсоход3

(Проекты Intel Quartus Prime для платы Марсоход3)

... раундов и каждый такт забирать результат с последнего раунда, то вот оно и получится весь алгоритм за один такт рабочей частоты. Если посмотреть всю иерархию проекта, то видно, насколько проект сложен ...

Создано 15 Декабрь 2016

17. Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

(Разное)

... о прямоугольной. У меня итоговая частотная характеристика получилась не очень прямоугольной из-за того, что мало коэффициентов в FIR фильтре. Чем длиннее FIR фильтр, тем лучшего результата по фильтрац ...

Создано 12 Май 2016

18. SDR радио приемник.

(Проекты Altera Quartus II для платы Марсоход2)

... и косинусоидальными отсчетами. Эти шины идут на два умножителя. Сюда же на умножители приходит оцифрованный сигнал с АЦП. Поскольку данные с АЦП 8-ми разрядные, и с NCO я беру только 8 бит, то в результате ...

Создано 04 Май 2016

19. КИХ фильтр на Verilog

(Разное)

... на Verilog я пожалуй смогу предложить. Итак, цифровые фильтры - это устройства цифровой обработки сигналов. Цифровой сигнал - это последовательность чисел, которые представляют собой результат измерения ...

Создано 25 Апрель 2016

20. Отрисовка спектра сигнала в программе на Python

(Разное)

... ризнак того, что тестовый интервал в мои 1024 выборки плохо склеивается? Вот честно затрудняюсь сказать.. Ну вот такой получился результат. Все программы в виде исходников, а так же тестовые сигнал ...

Создано 17 Март 2016