ARM System-on-Chip

1. Язык описания аппаратуры Verilog HDL

(Категория)

... Verilog мы подготовили несколько уроков: Часть 1. Базовые типы источников сигнала в языке Verilog HDL - это wire, reg, шины. Группирование логики в модули (module / endmodule). Входные и выходные ...

Создано

2. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator

(ARM System-on-Chip)

...  код это и переписать нельзя, так как тут сигнал Sys_clk устанавливается и по фронту и по спаду сигнала Clk. В реальной жизни насколько я понимаю так не бывает. Вот и Verilator так же думает. Это тольк ...

Создано 06 Декабрь 2019

3. Verilator

(FPGA & Verilog блог)

...  new() и позже можно устанавливать входные сигналы модуля простым присвоением top_module->clk = clock; После каждого присвоения новых входных сигналов нужно пересчитать модель вызовом функции eval() ...

Создано 26 Ноябрь 2019

4. Создание нового FPGA проекта Intel Quartus Prime с нуля

(Intel Quartus Prime)

... на предыдущем этапе. Я создаю очень простой проект, который содержит простой двоичный счетчик. Он будет тактироваться от входного сигнала clk и будет отображать значение восьми битов счетчика на светодиодах ...

Создано 03 Ноябрь 2019

5. Обзор меню САПР Quartus Prime

(Intel Quartus Prime)

... qsf указаны все настройки проекта: какие файлы включены в проект, какие выводы каким сигналам назначены и прочее многое другое. В этом выпадающем меню File самые специфичные команды - это "Create / Update ...

Создано 16 Октябрь 2019

6. Управление Marble Machine v2

(FPGA & Verilog блог)

...  случае для этой Marble Machine это не существенно. Чтобы не использовать "обратную логику" сигнал sensor инвертируется и записывается в регистр r_sensor. Теперь легче думать: в r_sensor единица, когд ...

Создано 10 Сентябрь 2019

7. О переносе FPGA проектов с одной платы на другую

(Проекты для платы Марсоход2bis)

... этом проекте реализован текстовый видеоадаптер 56 строк по 180 символов, формируется видеосигнал 1440x900, 60Гц и картинка отображается на VGA дисплее. Плата принимает символы из последовательного порта ...

Создано 01 Сентябрь 2019

8. Подборка проектов для платы Марсоход2bis

(Проекты для платы Марсоход2bis)

... настройки, задан тип микросхемы FPGA, сделаны назначения контактов ввода/вывода микросхемы, есть модуль верхнего уровня в котором описаны входные и выходные сигналы ПЛИС. Исходные тексты приведенных ...

Создано 26 Август 2019

9. Цифровая схемотехника и архитектура компьютера. Дэвид М. Харрис и Сара Л. Харрис

(MIPSfpga в плате Марсоход3)

... сложные: Есть там и про триггера, про карты Карно и автоматы Мура и Мили. В книге вводятся и объясняются понятия временных задержек сигналов, критического пути, импульсной помехи. Цитата: может оказаться, ...

Создано 29 Июнь 2019

10. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... к микроконтроллеру или ПЛИС их желательно подключать через драйвер двигателя. Для 28byj-48 часто применяют драйвер на базе микросхемы ULN2003: Управляющие сигналы, четыре фазы подключаются ко входам ...

Создано 01 Апрель 2019

11. Цветомузыка в FPGA

(Проекты Intel Quartus Prime для платы Марсоход3)

... к модулям. На схеме есть модуль АЦП FPGA MAX10 под названием fiftyfivenm_adcblock_top_wrapper. От него оцифрованный сигнал идет на три цифровых КИХ фильтра: низкие частоты (LOW PASS1), средние (MID ...

Создано 30 Декабрь 2018

12. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

... следующей, и так далее: Кодирование сигнала простое: интервал времени "бит" условно можно разделить на три равные части, первая часть всегда единица, третья часть - всегда ноль. Часть по середине ...

Создано 25 Декабрь 2018

13. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... идею следующим рисунком: Понятно, что на такой фильтр нужно подавать рабочую частоту в 512 раз выше частота оцифровки полезного сигнала. То есть, если оцифровывать звук на частоте 50кГц, то рабочая ...

Создано 24 Декабрь 2018

14. Изготовление микрофонного усилителя для платы Марсоход3bis методом ЛУТ

(Разное)

... для усиления аудио сигнала. По сути дела это просто пороговый детектор, который выдает импульс по хлопку или громкому звуку. Я же собирался усиленный сигнал подавать на АЦП моей платы, на FPGA MAX10, и ...

Создано 15 Декабрь 2018

15. Yosys Open SYnthesis Suite

(Разное)

...  Например, рассмотрю вот такой топ модуль Verilog (десятичный счетчик с синхронным сбросом и и сигналом разрешения счета): module cnt(   input wire clk,   input wire rst,   input ...

Создано 14 Октябрь 2018

16. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

... wire [7:0]re2; assign re2 = ; Это отличный метод, который использует оператор конкатенации, объединяет известные сигналы в новом нужном порядке. Этим методом легко пользоваться, когда число сигналов ...

Создано 23 Сентябрь 2018

17. Проект FTDI-POF

(Разное)

... которое показывает соединение волокна с приемопередатчиком, управление оптическим сигналом в режиме bit-bang (вкл-выкл-вкл-выкл..), а так же передачу и прием в последовательный порт программой терминала ...

Создано 31 Август 2018

18. Астротрекер

(Проекты Altera Quartus II для платы Марсоход)

... nbsp; end end endmodule Сигналы на двигатели подаются вот такого вида: Напомню, что на плате Марсоход есть группы выходных пинов F0/F1/F2 и F3/F4/F5 специально объединенные по 10 пинов в один с ...

Создано 18 Август 2018

19. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

... данных. Еще один вывод GPIO4 я хочу использовать, как строб передачи - сигнал будет сообщать ПЛИС, что новые данные готовы и она может их забирать с шины данных. Один пин GPIO2 я буду использовать на ...

Создано 17 Апрель 2018

20. Отладка программ в MIPSfpga

(MIPSfpga в плате Марсоход3)

... 3, через интерфейс 1; программатор ПЛИС и/или инструмент для просмотра сигналов в проекте ПЛИС SignalTap через второй внешний программатор MBFTDI. Ну и напоследок я хотел бы остановиться на вопр ...

Создано 18 Март 2018