Проекты Altera Quartus II для платы Марсоход2

1. Язык описания аппаратуры Verilog HDL

(Категория)

...  Язык Verilog был разработан в 1984-1985 году Филом Морби (Phil Moorby) во время его работы в компании Gateway Design Automation. Тогда же появился первый Верилог симулятор: Verilog-XL. Позже компанию ...

Создано

2. MIPSfpga в плате Марсоход3

(Категория)

... ядре MIPS, запущенном в FPGA. MIPSfpga - это набор скриптов для сборки ядра, для компиляции тестовых программ, загрузки исполняемых файлов в плату с FPGA, запуска симуляторов. В этом разделе мы размещаем ...

Создано

3. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator

(ARM System-on-Chip)

Поскольку я начал изучать этот очень быстрый симулятор Verilog HDL - Verilator, то подумал, мне, чтобы лучше понять и освоить его нужен конкретный проект. Но ведь у меня их много! Почему бы мне не попробовать ...

Создано 06 Декабрь 2019

4. Verilator

(FPGA & Verilog блог)

Я уже писал про симуляцию Verilog HDL проектов в ModelSim и с помощью Icarus Verilog. Однако, конечно, существуют и другие средства. Один из самых быстрых симуляторов, и к тому же свободный и бесплатный, ...

Создано 26 Ноябрь 2019

5. Обзор меню САПР Quartus Prime

(Intel Quartus Prime)

... о это лучше, чем никак. Такая конвертация нужна, когда в проекте используются схемы, но однажды вы решили, что проект нужно просимулировать скажем в ModelSim. И тут оказывается, что никакой нормальный симулят ...

Создано 16 Октябрь 2019

6. Скачиваем САПР Intel Quartus Prime

(Intel Quartus Prime)

... ое ПО САПР, может быть потребуется ModelSim - это симулятор проектов, и еще компоненты для поддержки конкретной серии FPGA, например, Cyclone IV ) нажимаем "Download Selected Files" и начинается загру ...

Создано 28 Сентябрь 2019

7. Создание toolchain с помощью crosstool-NG

(FPGA & Verilog блог)

... а процессоре в симуляторе Icarus Verilog. Напомню, что исходные тексты Verilog системы на кристалле с процессором ARM v2a можно взять на моей странице github: https://github.com/marsohod4you/Amber-Marsoho ...

Создано 28 Июль 2019

8. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

...  в документации на микросхему написано именно так. Reset - это пауза между передачами бит пикселей, и эта пауза активирует цвет переданный на пиксели. Если хотите посмотреть, как может работать этот мод ...

Создано 25 Декабрь 2018

9. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... ый, гигабайты. Это и медленно и не удобно. Теперь покажу, что получилось в результате симуляции. Как обычно, я запускаю компилятор Icarus Verilog, затем симулятор икаруса и GtkWave: >iverilog -DI ...

Создано 24 Декабрь 2018

10. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

... Симулятор icarus verilog так же на эту строку дает ошибку - что-то вроде "sorry, streaming operators are not supported". Чтобы не быть голословным, объединяю все описанные выше методы в один Verilog Testbenc ...

Создано 23 Сентябрь 2018

11. Modelsim под Windows и Verilog VPI

(Разное)

... симулятор Icarus Verilog под Ubuntu Linux. Связка языка Verilog и языка C хоть и получается немного мудреная, но дает дополнительные возможности для симуляции. Получается можно определить свою системную ...

Создано 18 Сентябрь 2018

12. Как вернуть скрипту результат симуляции Verilog?

(Разное)

Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...

Создано 11 Сентябрь 2018

13. Динамический сдвиг фазы частоты с PLL

(Разное)

... налы KEY0 и KEY1, которые сейчас не используются, но пусть будут.. Выходные сигналы LED не используются, но на выходы IO[0] и IO[1] я вывел выходы c0 и c1 из PLL. Это чтобы их удобно было наблюдать в с ...

Создано 13 Апрель 2017

14. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... нала. Если используются несколько каналов АЦП, то для каждого канала можно задать свой вайл с отсчетами. Тестбенч для симулятора, написанный на Verilog: `timescale 1ns/1ps module tb; initial begin  ...

Создано 13 Март 2017

15. Как симулировать проекты Quartus Prime выполненные в схеме?

(Разное)

... ии тестбенча ошибиться и написать, например, always clk = #50 ~clk; То уже PLL в симуляторе запускаться не будет, так как тестбенч подает на PLL не 100МГц, а 10МГц. PLL в симуляторе не стартует если точность ...

Создано 21 Январь 2017

16. КИХ фильтр на Verilog

(Разное)

...  сумматоров. Теперь главный вопрос - а как убедиться, что это вообще работает? Ну как? да просто! - есть симулятор Verilog. Напишу тестбенч, который будет иммитировать входной сигнал на разных частота ...

Создано 25 Апрель 2016

17. Сложности разработки USB хоста для проекта USBTerm.

(Проект графического терминала USBTerm)

... ровали: Вроде бы в симуляторе все работает. Теперь эти модули нужно интегрировать в реальный проект Altera Quartus для платы Марсоход3bis и посмотреть все ли там хорошо, все ли работает. Симуляция сим ...

Создано 23 Февраль 2016

18. Видеоадаптер для проекта USBTerm

(Проекты Intel Quartus Prime для платы Марсоход3)

... развертка, отображается изображение из памяти. Коротко расскажу, как я веду разработку. Обычно мои инструменты - это текстовый редактор notepad++, симулятор icarus verilog, программа для просмотра ...

Создано 07 Декабрь 2015

19. Фотографирование: пульт дистанционного управления к Canon EOS 650D

(Проекты Altera Quartus II для платы Марсоход)

... ти импульсов и паузы между пачками сигналов именно такие, как я хочу. Я использую простой симулятор Icarus Verilog. Из командной строки вызываю команду компиляции: >iverilog -o myout canon_rc6.v ...

Создано 28 Сентябрь 2015

20. Симуляция SDRAM контроллера в ModelSim

(Разное)

Попробую просимулировать SDRAM контроллер из предыдущей статьи mindango с помощью симулятора ModelSim Altera. Действительно у ModelSim Altera есть ряд ограничений, очень важное ограничение - это отсутствие ...

Создано 16 Ноябрь 2014