- 1. Видеоадаптер для проекта USBTerm
- (Проекты Intel Quartus Prime для платы Марсоход3)
- ... и все, считанные пикселы помещается в FIFO пока оно не заполнится хотя бы на три четверти. Когда заполнилось на 3/4 - read_request уходит в y ноль и чтение из памяти прекращается. Сигнал active от видеосинхронизатора ...
- Создано 07 Декабрь 2015
- 2. Нестабильность проектов ПЛИС
- (Разное)
- ... я рассказал. Тем не менее, на нашем сайте мы уже кое-что писали по поводу стабильности: 1) Передача группы сигналов в другой клоковый домен 2) Синхронизатор сигнала для CDC на Verilog 3) Еще ...
- Создано 22 Апрель 2015
- 3. Базовые принципы построения FIFO.
- (Разное)
- ... помощью группы синхронизаторов (каждый – это два последовательных триггера). При этом, как мы знаем, не все биты могут быть зафиксированы верно: в новом клоковом домене в некоторых битах зафиксируются ...
- Создано 16 Март 2012
- 4. Пример цифровой системы с несколькими тактовыми частотами.
- (Разное)
- ... асинхронного FIFO уже автоматически будут созданы все нужные синхронизаторы для пересечения данных и управляющих сигналов в разные clock domain. Как я уже писал сделать это не очень просто, особенно, когда ...
- Создано 16 Март 2012
- 5. Передача группы сигналов в другой клоковый домен
- (Разное)
- ... Для передачи сигнала из одного клокового домена в другой должны использоваться синхронизаторы – как минимум два последовательных D-триггера. А что, если нам нужно передать не одиночный сигнал, а группу ...
- Создано 24 Февраль 2012
- 6. Синхронизатор сигнала для CDC на Verilog
- (Язык описания аппаратуры Verilog HDL)
- В языке Verilog HDL для описания синхронизаторов сигналов, пересекающих клоковый домен (CDC, Clock Domain Cross) используются очень простые конструкции. Это понятно, ведь синхронизатор это просто два (редко ...
- Создано 24 Февраль 2012
- 7. Еще о метастабильности.
- (Разное)
- ... вероятность сбоя будет существенно расти. Чтобы уменьшить влияние возможной метастабильности в схему устройства вводят синхронизаторы. На самом деле – это просто два последовательных триггера. Если ...
- Создано 20 Февраль 2012
- 8. Выделение момента изменения сигналов.
- (Комментарии)
- Данная конструкция не подходит для выделения фронта сигнала, находящегося в другом тактовом домене. Сначала надо привязать signal к тактовому домену clk. Это описано в статье "Синхронизатор сигнала для ...
- Создано 26 Декабрь 2013
- 9. Синхронизатор сигнала для CDC на Verilog
- (Комментарии)
- Я делаю примерно также, только обычно я ставлю отдельно синхронизатор из 2х DFF, а уже после него фильтр-антидреб езг, плюс если есть входы типа триггер шмитта (есть в maxii) их тоже ставлю, помогает, ...
- Создано 03 Декабрь 2014
- 10. Передача группы сигналов в другой клоковый домен
- (Комментарии)
- ... о проблемах, которые еще могут встретиться при использовании такого типа синхронизаторов . ...
- Создано 25 Февраль 2012
МАРСОХОД
Open Source Hardware Project
Подробнее...