Проекты Altera Quartus Prime для платы Марсоход3

1. Симуляция usbhost контроллера

(FPGA & Verilog блог)

... Там есть весь проект для среды САПР Quartus Prime и там есть и usbhost.v и текст тестбенча tb.v. Надеюсь, что по наименованию состояний должно быть понятно их предназначение. Например, STATE_IDLE - исхо ...

Создано 18 Март 2020

2. Реверс инжиниринг микросхемы RGB светодиода WS2812B

(Проекты Altera Quartus II для платы Марсоход)

... кумулятором. У аккумулятора и ленты сигналы "Земля" соединены вместе. При желании можно просимулировать всю цепочку "чипов". Для этого нужен Verilog HDL тестбенч: `timescale 1ns / 1ns module LED_t ...

Создано 31 Декабрь 2019

3. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator

(ARM System-on-Chip)

... работающую схему проекта внутри чипа. Но Verilator игнорирует или ругается на несинтезируемые конструкции, которые обычно в Verilog пишутся в тестбенчах. При работе с проектом Amber SoC ARM v2a основные ...

Создано 06 Декабрь 2019

4. Verilator

(FPGA & Verilog блог)

... для FPGA. Поведенческие модели, всякие присвоения с задержками вроде A = #5 ~A; работать не будут. Из пункта 2 следует, что тестбенч для симуляции нужно будет писать не на самом верилоге, как обычно, ...

Создано 26 Ноябрь 2019

5. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... и управления двигателей можно с помощью вот такого простого тестбенча verilog: module tb(); reg clock = 0; always   #10 clock = ~clock; wire fw0, fw1, fw2, fw3; wire hw0, hw1, hw2, hw3; //full-st ...

Создано 01 Апрель 2019

6. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

... ль в симуляторе Verilog, то вот вам тестбенч:  `timescale 1ns / 1ns module LED_tape_TB; reg clk = 0; always   begin     #5;     clk = ~clk;   end wire data; wi ...

Создано 25 Декабрь 2018

7. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... азрядный регистр filter_val_acc. Думаю этой разрядности должно хватить. Ниже приведен тестбенч на Verilog. С его помощью я хочу проверить, как мой фильтр подавляет не нужные частоты. Я проверяю Middle-Pas ...

Создано 24 Декабрь 2018

8. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

...  файл и пробую симулировать в Modelsim. Вот тестбенч: `timescale 1ns/1ns module tb(); //source bits which should be reversed reg [7:0]src; //this method does not work! no reverse bits!! wir ...

Создано 23 Сентябрь 2018

9. Modelsim под Windows и Verilog VPI

(Разное)

... данных, передаваемых симулятору. Недавно мне самому потребовалось сделать доступ к двоичному файлу очень большого размера из тестбенча Verilog и я, чтобы сделать это, перечитывал свою же статью и брал ...

Создано 18 Сентябрь 2018

10. Как вернуть скрипту результат симуляции Verilog?

(Разное)

... )   if( !nreset)     cnt <= 0;   else     cnt <= cnt+8'd1; assign out = cnt; endmodule Тестбенч у меня будет вот такой: `timescale 1ns / 1ps modul ...

Создано 11 Сентябрь 2018

11. Динамический сдвиг фазы частоты с PLL

(Разное)

... муляторе. Здесь в проекте все процессы происходят на частоте c0, и эта же частота подается на scanclk. По спаду этой же частоты устанавливается и сбрасывается phase_step. Тестбенч для симуляции не дел ...

Создано 13 Апрель 2017

12. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... нала. Если используются несколько каналов АЦП, то для каждого канала можно задать свой вайл с отсчетами. Тестбенч для симулятора, написанный на Verilog: `timescale 1ns/1ps module tb; initial begin  ...

Создано 13 Март 2017

13. Как симулировать проекты Quartus Prime выполненные в схеме?

(Разное)

... ter_0.v. Теперь уже можно пробовать симулировать получившиеся Verilog файлы в ModelSim. Конечно, для этого нам нужно еще написать testbench. Сделаю самый простой тестбенч, который можно придумать: ` ...

Создано 21 Январь 2017

14. КИХ фильтр на Verilog

(Разное)

...  сумматоров. Теперь главный вопрос - а как убедиться, что это вообще работает? Ну как? да просто! - есть симулятор Verilog. Напишу тестбенч, который будет иммитировать входной сигнал на разных частота ...

Создано 25 Апрель 2016

15. Простой генератор псевдослучайных чисел

(Проекты Intel Quartus Prime для платы Марсоход3)

... , с помощью Altera SignalTap. Но я думаю было бы интересно, например, сделать функциональную симуляцию этих двух модулей: lfsr и serial. Для симуляции нужен тестбенч. Это такая же программа на Verilog ...

Создано 14 Март 2016

16. Демонстрация работы USB хоста для платы Марсоход3bis

(Проект графического терминала USBTerm)

В предыдущей статье я рассказывал, как делал USB хост, как симулировал его с помощью тестбенча. Сейчас я встроил его уже в реальный проект квартуса. Сделал интеграцию verilog модуля usb11ctrl.v в свой ...

Создано 24 Февраль 2016

17. Сложности разработки USB хоста для проекта USBTerm.

(Проект графического терминала USBTerm)

... написан тестбенч, который помогает посмотреть как оно должно работать. Я использую icarus verilog для функциональной симуляции проекта. Исходники можно скачать на github проекта: https://github.com/marsohod4you/UsbHwThinClient4Vm ...

Создано 23 Февраль 2016

18. Видеоадаптер для проекта USBTerm

(Проекты Intel Quartus Prime для платы Марсоход3)

... Это дело пары секунд. Кроме этого, в моем проекте есть тестбенч tb.v, который как бы представляет из себя всю плату: Тестбенч создает тактовую частоту clk_100Mhz, которая идет к модулю top (имитация ...

Создано 07 Декабрь 2015

19. Фотографирование: пульт дистанционного управления к Canon EOS 650D

(Проекты Altera Quartus II для платы Марсоход)

... d_clk, вот так: ir_line <= shift_reg[19] & mod_clk; Возврат в состояние ожидания происходит, когда передающий сдвиговый регистр полностью опустошен: if( shift_reg== 0) state <= 1'b0; Простейший  ...

Создано 28 Сентябрь 2015

20. Симуляция SDRAM контроллера в ModelSim

(Разное)

...  и вижу,что действительно появились новые файлы: 4. Напишем тестбенч для нашего эксперимента. Тут есть проблема мультиязычности. Кто-то больше понимает в Verilog, кто-то в VHDL. У меня, например, опыт ...

Создано 16 Ноябрь 2014