Язык описания аппаратуры Verilog HDL

1. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... и управления двигателей можно с помощью вот такого простого тестбенча verilog: module tb(); reg clock = 0; always   #10 clock = ~clock; wire fw0, fw1, fw2, fw3; wire hw0, hw1, hw2, hw3; //full-st ...

Создано 01 Апрель 2019

2. Управление светодиодной лентой

(Проекты Altera Quartus Prime для платы Марсоход3)

... ль в симуляторе Verilog, то вот вам тестбенч:  `timescale 1ns / 1ns module LED_tape_TB; reg clk = 0; always   begin     #5;     clk = ~clk;   end wire data; wi ...

Создано 25 Декабрь 2018

3. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... азрядный регистр filter_val_acc. Думаю этой разрядности должно хватить. Ниже приведен тестбенч на Verilog. С его помощью я хочу проверить, как мой фильтр подавляет не нужные частоты. Я проверяю Middle-Pas ...

Создано 24 Декабрь 2018

4. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

...  файл и пробую симулировать в Modelsim. Вот тестбенч: `timescale 1ns/1ns module tb(); //source bits which should be reversed reg [7:0]src; //this method does not work! no reverse bits!! wir ...

Создано 23 Сентябрь 2018

5. Modelsim под Windows и Verilog VPI

(Разное)

... данных, передаваемых симулятору. Недавно мне самому потребовалось сделать доступ к двоичному файлу очень большого размера из тестбенча Verilog и я, чтобы сделать это, перечитывал свою же статью и брал ...

Создано 18 Сентябрь 2018

6. Как вернуть скрипту результат симуляции Verilog?

(Разное)

... )   if( !nreset)     cnt <= 0;   else     cnt <= cnt+8'd1; assign out = cnt; endmodule Тестбенч у меня будет вот такой: `timescale 1ns / 1ps modul ...

Создано 11 Сентябрь 2018

7. Динамический сдвиг фазы частоты с PLL

(Разное)

... муляторе. Здесь в проекте все процессы происходят на частоте c0, и эта же частота подается на scanclk. По спаду этой же частоты устанавливается и сбрасывается phase_step. Тестбенч для симуляции не дел ...

Создано 13 Апрель 2017

8. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

... нала. Если используются несколько каналов АЦП, то для каждого канала можно задать свой вайл с отсчетами. Тестбенч для симулятора, написанный на Verilog: `timescale 1ns/1ps module tb; initial begin  ...

Создано 13 Март 2017

9. Как симулировать проекты Quartus Prime выполненные в схеме?

(Разное)

... ter_0.v. Теперь уже можно пробовать симулировать получившиеся Verilog файлы в ModelSim. Конечно, для этого нам нужно еще написать testbench. Сделаю самый простой тестбенч, который можно придумать: ` ...

Создано 21 Январь 2017

10. КИХ фильтр на Verilog

(Разное)

...  сумматоров. Теперь главный вопрос - а как убедиться, что это вообще работает? Ну как? да просто! - есть симулятор Verilog. Напишу тестбенч, который будет иммитировать входной сигнал на разных частота ...

Создано 25 Апрель 2016

11. Простой генератор псевдослучайных чисел

(Проекты Altera Quartus Prime для платы Марсоход3)

... , с помощью Altera SignalTap. Но я думаю было бы интересно, например, сделать функциональную симуляцию этих двух модулей: lfsr и serial. Для симуляции нужен тестбенч. Это такая же программа на Verilog ...

Создано 14 Март 2016

12. Демонстрация работы USB хоста для платы Марсоход3bis

(Проект графического терминала USBTerm)

В предыдущей статье я рассказывал, как делал USB хост, как симулировал его с помощью тестбенча. Сейчас я встроил его уже в реальный проект квартуса. Сделал интеграцию verilog модуля usb11ctrl.v в свой ...

Создано 24 Февраль 2016

13. Сложности разработки USB хоста для проекта USBTerm.

(Проект графического терминала USBTerm)

... написан тестбенч, который помогает посмотреть как оно должно работать. Я использую icarus verilog для функциональной симуляции проекта. Исходники можно скачать на github проекта: https://github.com/marsohod4you/UsbHwThinClient4Vm ...

Создано 23 Февраль 2016

14. Видеоадаптер для проекта USBTerm

(Проекты Altera Quartus Prime для платы Марсоход3)

... Это дело пары секунд. Кроме этого, в моем проекте есть тестбенч tb.v, который как бы представляет из себя всю плату: Тестбенч создает тактовую частоту clk_100Mhz, которая идет к модулю top (имитация ...

Создано 07 Декабрь 2015

15. Фотографирование: пульт дистанционного управления к Canon EOS 650D

(Проекты Altera Quartus II для платы Марсоход)

... d_clk, вот так: ir_line <= shift_reg[19] & mod_clk; Возврат в состояние ожидания происходит, когда передающий сдвиговый регистр полностью опустошен: if( shift_reg== 0) state <= 1'b0; Простейший  ...

Создано 28 Сентябрь 2015

16. Симуляция SDRAM контроллера в ModelSim

(Разное)

...  и вижу,что действительно появились новые файлы: 4. Напишем тестбенч для нашего эксперимента. Тут есть проблема мультиязычности. Кто-то больше понимает в Verilog, кто-то в VHDL. У меня, например, опыт ...

Создано 16 Ноябрь 2014

17. Ваш первый проект на Nios II

(Проекты Altera Quartus II для платы Марсоход2)

... ожем создать модель нашей системы для симуляции в ModelSim, а также тестбенч для нее, но в рамках данного проекта мы этого делать не будем, просто сгенерируем HDL-описание (неважно VHDL или Verilog) и с ...

Создано 13 Август 2014

18. Интерфейс Verilog VPI

(Разное)

... числовые значения из модуля на C. Для этих целей определим новые функции system tasks такие как: $setval() и $getval(). Эти функции можно будет вызывать из тестбенча на языке Verilog во время симуляции ...

Создано 24 Январь 2014

19. Симулятор в Quartus v13

(Разное)

Я был абсолютно уверен, что встроенный симулятор в Quartus II уже не вернется. Последняя версия, про которую я знаю, что встроенный симулятор был - это версия 9.1. И вот сейчас я иду по ссылке, ...

Создано 10 Июнь 2013

20. Графический дизайн или текст Verilog/VHDL?

(Разное)

... Проще говоря - это моделирование работы проекта или его модулей. В случае с текстовыми проектами процесс тестирования выглядит так: пишется отдельная программа-тестбенч. Программа тестбенч пишется на том ...

Создано 30 Май 2013