Язык описания аппаратуры Verilog HDL

1. Исходный код тестбенча для мПЛИС (проект ПЛИС внутри ПЛИС) ...

(Исходный код)

  //testbench for mini_cpld   module test;   //64 bytes array used for cpld image reg [7:0] value[0:63]; integer i,j,a,b,c;   //signals ...

Создано 20 июня 2011

2. Тестбенч игры Теннис ...

(Исходный код)

//Verilog тестбенч игры "теннис для двоих" `timescale 10ns / 1ns module test; reg reset, clk; wire [7:0]char_count; wire [11:0]line_count; wire hsync; wire vsync; wire visible; //это ...

Создано 05 марта 2011

3. Тестбенч модуля синхронизации для VGA ...

(Исходный код)

Создано 20 февраля 2011

4. Тестбенч ИК приемника ...

(Исходный код)

//тестбенч ИК приемника, который передает принятые коды //через последовательный порт `timescale 1us / 1ns module ir_receiver_test; //генерируем тактовую частоту 5Мгц reg clk; //в начале регистр ...

Создано 09 февраля 2011

5. Тестбенч приемника USB ...

(Разное)

... написать еще одну программу - тестбенч (testbench). Написание тестбенча ни чем не легче описания самого устройства - это в общем такое же программирование. При написании тестбенча программист так же может ...

Создано 17 января 2011

6. Шифровальная машина Энигма М3 в FPGA

(Проекты Quartus Prime для M02mini)

    Шифровальная машина Энигма была разработана еще до Второй мировой войны и использовалась как в коммерческих целях, так и в военных целях в армиях разных стран. Однако, именно нацистская Германия ...

Создано 27 сентября 2020

7. Симуляция проектов в Quartus Prime v20.1 через редактор Waveform

(Intel Quartus Prime)

Обычно, когда нужно симулировать FPGA проект, то создают специальные программы тестбенчи, например, на Verilog. FPGA проект содержит модуль верхнего уровня со своими входами и выходами. Этот модуль нужно ...

Создано 28 июля 2020

8. Симуляция usbhost контроллера

(FPGA & Verilog блог)

... есь проект для среды САПР Quartus Prime и там есть и usbhost.v и текст тестбенча tb.v. Надеюсь, что по наименованию состояний должно быть понятно их предназначение. Например, STATE_IDLE - исходное состоя ...

Создано 18 марта 2020

9. Реверс инжиниринг микросхемы RGB светодиода WS2812B

(Проекты Altera Quartus II для платы Марсоход)

s7GkTgyDVCc Приближается Новый Год! Мы поздравляем читателей нашего сайта с этим праздником! НО, сегодня нам нужен Новогодний FPGA Проект. У нас уже чего только не было на сайте: и двигалось и светило ...

Создано 31 декабря 2019

10. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator

(ARM System-on-Chip)

... работающую схему проекта внутри чипа. Но Verilator игнорирует или ругается на несинтезируемые конструкции, которые обычно в Verilog пишутся в тестбенчах. При работе с проектом Amber SoC ARM v2a основные ...

Создано 06 декабря 2019

11. Verilator

(FPGA & Verilog блог)

... для FPGA. Поведенческие модели, всякие присвоения с задержками вроде A = #5 ~A; работать не будут. Из пункта 2 следует, что тестбенч для симуляции нужно будет писать не на самом верилоге, как обычно, ...

Создано 26 ноября 2019

12. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

Честно говоря у нас на сайте уже была статья про двигатели. В той статье было кратко рассказано про коллекторные и шаговые двухфазные и трехфазные двигатели. Там же был и проект Quartus для управления ...

Создано 01 апреля 2019

13. Управление светодиодной лентой

(Проекты Intel Quartus Prime для платы Марсоход3)

ZoJbefrVJIM Поскольку я делаю новогодний проект "Цветомузыка", то мне нужны для нее цветные управляемые огни / лампы / светодиоды. Тут я вспомнил, что у нас есть светодиодная лента. Сперва нужно научиться ...

Создано 25 декабря 2018

14. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

В предыдущей статье я писал об изготовлении самодельного микрофонного шилда к плате Марсоход3bis. Для чего мне понадобилась такая плата? Мне захотелось сделать "новогодний проект" - "Цветомузыка". Я ...

Создано 24 декабря 2018

15. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так: reg [7:0]src; //reverse? wire [0:7]re1; ...

Создано 23 сентября 2018

16. Modelsim под Windows и Verilog VPI

(Разное)

... данных, передаваемых симулятору. Недавно мне самому потребовалось сделать доступ к двоичному файлу очень большого размера из тестбенча Verilog и я, чтобы сделать это, перечитывал свою же статью и брал ...

Создано 18 сентября 2018

17. Как вернуть скрипту результат симуляции Verilog?

(Разное)

Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...

Создано 11 сентября 2018

18. Динамический сдвиг фазы частоты с PLL

(Разное)

У нас на сайте уже была пара статей про PLL. PLL - это, если говорить просто, встроенный в ПЛИС генератор тактовых частот. Он позволяет из одной входной тактовой частоты синтезировать несколько других ...

Создано 13 апреля 2017

19. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

Есть простой способ симуляции АЦП, встроенной в ПЛИС Intel MAX10. Если сказать точнее, то существует простой способ симулировать выходные данные АЦП в среде ModelSim. Сейчас расскажу, как это сделать. ...

Создано 13 марта 2017

20. Как симулировать проекты Quartus Prime выполненные в схеме?

(Разное)

... og файлы в ModelSim. Конечно, для этого нам нужно еще написать testbench. Сделаю самый простой тестбенч, который можно придумать: `timescale 1ns/1ns module tb; reg clk = 1'b0; always   clk = #5 ~c ...

Создано 21 января 2017