Язык описания аппаратуры Verilog HDL

1. Введение в Verilog, Четвертый урок. Поведенческие блоки.

(Разное)

... ть типы сигналов wire или reg, а вот с левой стороны теперь используется только тип reg: reg [3:0] c; always @(a or b or d) begin c = <выражение использующее входные сигналы a,b,d>; end Обрат ...

Создано 23 Июль 2010

2. Введение в Verilog, Первый урок.

(Разное)

Verilog - язык описания цифровых схем. На первом уроке познакомимся с базовыми типами источников сигнала используемыми в языке. Пожалуй было бы не плохо начать наше обсуждение с понятия сигнал (signal). ...

Создано 30 Июнь 2010