... ка равенства, как и раньше, можно использовать типы сигналов wire или reg, а вот с левой стороны теперь используется только тип reg:
reg [3:0] c; always @(a or b or d) begin c = ; end
Обратите вниман ...
Verilog - язык описания цифровых схем. На первом уроке познакомимся с базовыми типами источников сигнала используемыми в языке.
Пожалуй было бы не плохо начать наше обсуждение с понятия сигнал (signal). ...
Подробнее...