Язык описания аппаратуры Verilog HDL

Результат поиска: найдено 3 объектов.

Совпадение
Ограничение области поиска
1. Как мы участвовали в конкурсе More then Moore, но не выиграли
(Разное)
... делом. Внезапно, 9-го декабря мы узнали, что вышли в финал конкурса. В финале 15-го требуется защитить проект с помощью презентации на которую отводится ровно шесть минут плюс 3 минуты на вопросы и ответы. ...
Создано 17 декабря 2014
2. Графический дизайн или текст Verilog/VHDL?
(Разное)
... имеет несколько вариантов реализации, например, для разных типов ПЛИС, для однотипных проектов, для включения в проект отладочных модулей, которые в финальный продукт не включаются и так далее. Третий ...
Создано 30 мая 2013
3. Первый (неудачный) запуск Linux в SoC Amber
(Комментарии)
Дело не в том сколько заниает процесор :) Дело в том сколько занимает специальная логика нужная для работы финального устройства (и которой как бы управляет процесор) - это раз и два - зачем в большинстве ...
Создано 30 ноября 2012