Sidebar
×
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Тэги
новогодняя елка
VMWARE
БИХ
Иридиум
ModelSim
Download
Фоторамка
Часть3
Фреймбуффер
MA3128 совместно с OrangePi-PC2
ASCII
светодиоды
Марсоход3
АЛЬТЕРА
счетчик
Quartus
Загрузка Quartus Web
Prime
state machine
Quartus Prime
последовательный порт
FPGA
Amber
JTAG
SignalTap
Шарманка
Icarus Verilog
Verilog
Генератор
Altera
MBFTDI
ZX spectrum
видеоадаптер
MCY112
Verilog HDL
CPLD
Марсоход2
marble machine
Altera Quartus II
Плата Марсоход3
ультразвук
MTBF
Hardware Freedom Day
FPGA проект
Update
Шилд ethernet
MAX II
скрипт
измерение частоты
Yosys
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
МАРСОХОД
Open Source Hardware Project
Искать...
Программатор MBFTDI
SVF player
Драйвер Quartus II
Режим USB-to-COM
Режим BitBang
Марсоход
Проекты
MA3128
Проекты
MCY112
Проекты
Марсоход3GW
Проекты
Шилд Ethernet
Шилд разъемов
Шилд 7-ми сегментного индикатора
Марсоход2
Описание платы Марсоход2
Описание платы Марсоход2bis
Проекты
Amber ARM SoC
Шилд разъемов
Шилд 7-ми сегментного индикатора
Шилд Ethernet
Марсоход2RPI
Проекты
Язык описания аппаратуры Verilog HDL
Результат поиска: найдено
0
объектов.
Совпадение
Все слова
Любое из слов
Точное совпадение
Порядок
Новые первыми
Старые первыми
Популярные первыми
По алфавиту
Категория
Ограничение области поиска
Категории
Контакты
Материалы
Ленты новостей
Ссылки
Комментарии
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Подписка
Тэги
Marsohod3
sdram
HDMI
тестбенч верилог
flipflop
АЦП
Altera
цифровая схема
уроки Altera Quartus II
GtkWave
ПЛИС
TeraTerm
печатные платы
Модуль USB функции
пульт ДУ
HDSDR
SDRAM
SVF Player
MAX II
MIPSfpga
OpenOCD
RISC-V
спектр
Вебинар
Игра Жизнь внутри ПЛИС
IR Control
Марсоход3
Icarus
FPGA
Verilator
CPLD
ModelSim
VHDL
САПР
описание схем
системные функции
Intel
Пожар в ДатаЦентре
bblpt
инструкция Quartus II
ползун
Altera RTLViewer
testbench
декодер
button
установка SMD на плату
Воспроизведение звука
DeltaSigma ЦАП
Простая USB функция
проект ПЛИС внутри ПЛИС
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
Реклама
Подробнее...