Sidebar
×
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Тэги
VHDL
датчик
Star Track
MAX10
Serial
Verilog
HDSDR
Атлантис
ПЛИС
Serial Port
С Новым Годом! 2011!
счетчик грея
FTDI
ModelSim
OpenOCD
Quartus II
Часть4
Счетчик
Программатор USB
ИК управление
Altera
Техническое зрение
RISC-V
тестбенч
Python
интернет магазин
RISCV
Altera Quartus II
Простая USB функция
Обновление статей MIPSfpga
машинка
MAX II
Анонс Altera Stratix 10
шилд Ethernet
decoder
FPGA Cyclone IV
Decoder
DETFF
Система команд
сделаем сумматор
SignalTap
Cycloen 10GX
7-Segment
фаза
place and route
Android
Шарманка
USB cable
Плата Марсоход2bis
memtest
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
МАРСОХОД
Open Source Hardware Project
Искать...
Программатор MBFTDI
SVF player
Драйвер Quartus II
Режим USB-to-COM
Режим BitBang
Марсоход
Проекты
MA3128
Проекты
MCY112
Проекты
Марсоход3GW
Проекты
Шилд Ethernet
Шилд разъемов
Шилд 7-ми сегментного индикатора
Марсоход2
Описание платы Марсоход2
Описание платы Марсоход2bis
Проекты
Amber ARM SoC
Шилд разъемов
Шилд 7-ми сегментного индикатора
Шилд Ethernet
Марсоход2RPI
Проекты
Результат поиска: найдено
0
объектов.
Совпадение
Все слова
Любое из слов
Точное совпадение
Порядок
Новые первыми
Старые первыми
Популярные первыми
По алфавиту
Категория
Ограничение области поиска
Категории
Контакты
Материалы
Ленты новостей
Ссылки
Комментарии
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Подписка
Тэги
кошка
Verilog
мультиплексор
НАНО-паяльник
Verilog HDL
текстовый дисплей
WEB интерфейс
игра жизнь
SVFPlayer
Verilog System Tasks
USB программатор
Плата в PCAD2002
управление
баг
FPGA
Modelsim
Первый урок
Quartus II project
Bootloader
симуляция
тестбенч
Марсоход3GW
плата Марсоход
технология микросхем
Ethernet пакет
PICORV32
КИХ
Quartus II
Анонс новой платы
Телескоп БТА Архыз
NIOS II
проект ПЛИС внутри ПЛИС
программатор MBFTDI
Анонс Altera Stratix 10
Последовательный порт
Сколково
последовательный порт
ПЛИС
бренд
Icarus
OpenOCD
Марсоход2RPI
XMODEM
coprocessor
Марсоход3bis
робот
JTAG
система на кристалле
Частота ноты
Verilator
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
Реклама
Подробнее...