МАРСОХОД

Open Source Hardware Project

Результат поиска: найдено 40 объектов.

Поиск:
Искать только в:

Страница 1 из 2

1. Цифровой КИХ фильтр на Verilog для цветомузыки
(Разное)
... а должна получиться такая, как на рисунке выше. `timescale 1ns / 1ps module tb(); reg reset; //assume basic clock is 10Mhz reg clk; initial clk=0; always   #50 clk = ~clk; //fir clk reg ...
Создано 24 Декабрь 2018
2. Yosys Open SYnthesis Suite
(Разное)
... может быть использован как отправная точка для новых разработок для будущих ПЛИС, ASIC, OpenFPGA. Попробую получить схему того же самого счетчика, описанного выше на Verilog, но с помощью yosys. Потребуется ...
Создано 14 Октябрь 2018
3. Майнер с алгоритмом Blake
(Проекты Altera Quartus Prime для платы Марсоход3)
... нулей. Думаю это связано с тем, что вероятно появились ASIC майнеры для блейка. Для VCASH ситуация аналогична.. ASIC майнеры вытесняют майнеров с FPGA и видеокартами.. Тем не менее, я надеюсь, что ...
Создано 04 Март 2018
4. InnovateFPGA
(Разное)
Компания Terasic совместно с Intel проводят очередной конкурс проектов для FPGA. Сегодня 1-е декабря, осталось совсем немного времени, но оно еще есть. Каждый желающий, самостоятельно или в команде ...
Создано 01 Декабрь 2017
5. Размышления о майнинге криптовалют на FPGA
(Разное)
...  По данным сайта http://whattomine.com сейчас используется два типа майнинга - ASIC и GPU. GPU - это майнинг на видеокартах. Из за своей универсальности поддерживается большое количество алгоритмов ...
Создано 14 Сентябрь 2017
6. О плате DE10-Standard
(Разное)
Написал на habrahabr статью о моем опыте использования платы DE10-Standard от Terasic. Может кому интересно будет: https://habrahabr.ru/post/334154/    ...
Создано 26 Июль 2017
7. Динамический сдвиг фазы частоты с PLL
(Разное)
... этого каталога. В нем выбираете Library => Basic Functions => Clocks; PLLs and Resets => PLL => ALTPLL. Остальные настройки - все как и раньше. Сейчас я хочу рассказать о возможности динамически ...
Создано 13 Апрель 2017
8. Фотографирование: пульт дистанционного управления к Canon EOS 650D
(Проекты Altera Quartus II для платы Марсоход)
... естбенч к модулю имитирует нажатие кнопки: `timescale 1ns / 1ns module testbench(); //assume basic clock is 100Mhz reg clk; initial clk=0; always   #5 clk = ~clk; wire led; reg but0; r ...
Создано 28 Сентябрь 2015
9. Несколько советов по Altera Quartus II
(Разное)
... взгляд - это довольно тонкий момент. Новичок про это никогда не догадается. Предположим, вы стали счастливым обладателем платы Марсоход, или Марсоход2 или Altera / Terasic DE0 или любой другой. Первое, ...
Создано 27 Январь 2015
10. ZX Spectrum
(Проекты Altera Quartus II для платы Марсоход2)
...  "знакоместа" размером 8 на 8 точек – это были цвета "фона" и "рисунка", яркость и мигание. В ПЗУ ZX Spectrum был вшит интерпретатор языка BASIC (точнее говоря, Sinclair BASIC), а также простейшие реализаци ...
Создано 05 Декабрь 2014
11. Ваш первый проект на Nios II
(Проекты Altera Quartus II для платы Марсоход2)
... ать в окне редактирования блока Clock Source. Параметры системы можно проверить во вкладке System Inspector. Сохраним систему под названием "nios_basic.qsys", перейдем во вкладку Generation. В ней мы  ...
Создано 13 Август 2014
12. Архитектура ПЛИС (FPGA)
(Разное)
... англоязычной литературе это Basic Logic Element (BLE) или просто Logic Element  (LE). В ПЛИС обычно используются так называемые LUT-based базовые логические элементы. Что-то вроде этого: Рис. 1. ...
Создано 20 Январь 2014
13. Прием Ethernet пакета платой Марсоход2
(Проекты Altera Quartus II для платы Марсоход2)
... нужно. Есть генераторы кода для контрольных сумм. Например, вот здесь есть онлайн инструмент: http://www.easics.be/webtools/crctool - я как раз им и пользовался. Задаю параметры нужной контрольной суммы ...
Создано 23 Декабрь 2013
14. Графический дизайн или текст Verilog/VHDL?
(Разное)
... несколько взаимосвязанных критериев для оценки метода разработки цифровых проектов для ПЛИС и ASIC: удобство, скорость разработки, представление, портируемость, управляемость кода, надежность. Удобство. ...
Создано 30 Май 2013
15. Реализация SIN и COS на Verilog
(Язык описания аппаратуры Verilog HDL)
... вот так: `timescale 1us / 1ns module testbench(); //assume basic clock is 10Mhz reg clk; initial clk=0; always   #0.05 clk = ~clk; //make reset signal at begin of simulation reg reset; ini ...
Создано 22 Май 2012
16. Программатор USB
(Разное)
... программаторе назрела уже давно. Родные программаторы компании Альтера или совместимые с ними Terasic довольно дороги. Обычно мы рекомендуем делать программатор ByteBlaster, но ему нужен параллельный порт, ...
Создано 25 Июль 2011
17. Скоро будет USB программатор!
(Разное)
... сделать самому, но не у всех есть параллельный порт в компьютере. UsbBlaster от компании Альтера (или Terasic) стоит довольно дорого. Мы решили разработать и сделать свой USB программатор. Собственно ...
Создано 06 Июнь 2011
18. Quartus II. Часть3. Регистровая логика.
(Разное)
... зательно учитывать. Бывают случаи, когда проект ( или какой-то его фрагмент ) разрабатывается для дальнейшего использования, например , в ASIC или вообще не известно где, а  ПЛИС используется тольк ...
Создано 28 Март 2011
19. Эмоции
(Разное)
... вот, наконец, я держу в руках плату с микросхемой ASIC, в создании которой учавствовала и наша команда. Пусть нашего кода там совсем не много, но это не важно. Важно, что он там есть. Важно, что там воплощены ...
Создано 27 Март 2011
20. Тестбенч приемника USB
(Разное)
... Хорошо если проект предназначен для программируемых микросхем ПЛИС (CPLD). Тогда не работающее устройство можно просто перешить. А вот если проект - это заказная микросхема типа ASIC (Application Specific ...
Создано 17 Январь 2011
ВКонтакте  facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Статьи о разном