Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

Ubuntu FTDI сдвиг фазы PLL Катамаран финал КИХ Altera CPLD UFM module лабиринт цветомузыка CPLD Идея сайта делитель частоты Марсоход2 Altera WiFi Amber Verilog audacity Портирование проекта ПЛИС Android шаговый двигатель VT100 testbench python Машина мыльных пузырей Clock Domain Cross JTAG MAX10 моторчик условное исполнение декодер управление bluetooth Icarus Verilog Лазерный проектор SDRAM DE10-Standard Амплитудная модуляция Cyclone III boot-loader капча компиляция ядра результат Марсоход Scripting Layer For Android script vcash FPGA Gray code Передаем Ethernet-пакет

Комментарии

  • Фоторамка. Часть2. TFT-панели с LVDS интерфейсом.

    Margareta 30.06.2022 15:12
    Excellent, what a web log it is! This internet site provides useful facts to us, bread and butter it ...

    Подробнее...

     
  • Анонс новой платы: подключаем FPGA к Raspbery Pi

    Arlene 30.06.2022 11:47
    Speckle on with this write-up, I utterly trust that this site needs Former Armed Forces Thomas More aid.

    Подробнее...

     
  • Частотомер

    Ronny 30.06.2022 07:41
    Billet on with this write-up, I dead trust that this situation necessarily Army for the Liberation ...

    Подробнее...

     
  • Обзор семейства ПЛИС Altera MAX10

    Fiona 30.06.2022 07:03
    Hello, I delight reading material done your office. I wish to publish a small notice to financial ...

    Подробнее...

     
  • Введение в Verilog. Пятый урок, Синхронная логика.

    Adriana 30.06.2022 06:53
    Wow, awful web log layout! How farsighted give you been blogging for? Also visit my homepage ... 야동넷 ...

    Подробнее...

На форуме

  • Нет сообщений для показа
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Плата Марсоход
    • Проекты
  • Плата Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд Ethernet
    • Шилд 7-ми сегментного индикатора
  • Марсоход2RPI
    • Проекты
  • Плата Марсоход3
    • Проекты
    • MIPSfpga

Результат поиска: найдено 7 объектов.

Совпадение
Ограничение области поиска
1. Преобразование кода Грея в двоичное число
(Язык описания аппаратуры Verilog HDL)
Как мы знаем, коды Грея (Gray codes) – это специальная система счисления, в которой два соседних значения отличаются только в одном разряде. Они часто используются для повышения надежности аппаратуры. ...
Создано 12 апреля 2012
2. Демультиплексор
(Язык описания аппаратуры Verilog HDL)
Демультиплексор выполняет функцию обратную мультиплексору - "подключает" входной сигнал к нужному выходному, номер которого задается селектором. Если входной сигнал - логическая единица, то он ведет ...
Создано 05 декабря 2011
3. Дешифратор
(Язык описания аппаратуры Verilog HDL)
Дешифратор - это устройство преобразующее один двоичный код в другой код. Самый простой пример дешифратора - управление семисегментным индикатором. На вход устройства подается 4х битное число, которое ...
Создано 01 декабря 2011
4. Счетчики.
(Язык описания аппаратуры Verilog HDL)
В этой статье я постараюсь рассказать про счетчики, про их описание на Verilog и их схемотехническое представление в RTLViever. Счетчики широко применяются везде, где нужно посчитать число некоторых ...
Создано 26 апреля 2011
5. Выделение момента изменения сигналов.
(Язык описания аппаратуры Verilog HDL)
Вот простая задача: выделение момента изменения длительного сигнала. Я выделил ее в отдельную статью, потому, что это весьма часто используемый технический прием. Такие вещи приходится писать довольно ...
Создано 20 апреля 2011
6. Триггер
(Язык описания аппаратуры Verilog HDL)
Визуальные соответствия между написанным на Verilog коде и синтезируемой в аппаратуре логикой Просто триггер (flip-flop). Это просто регистр или триггер - он запоминает входные данные со входа d и ...
Создано 20 апреля 2011
7. Мультиплексор
(Язык описания аппаратуры Verilog HDL)
...  case в Altera RTLViewer выглядит несколько иначе: Тем не менее, логика работы остается абсолютно такой же. На самом деле на этой картинке изображен декодер один-к-двум и только один из его выходо ...
Создано 19 апреля 2011

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

OpenOCD CPLD always Атлантис Amber Марсоход2 и Марсоход3 Помощь Cyclone III последовательный порт FM радио Scratch Частота ноты С Новым Годом! 2011! Altera Quartus II opencores WS2812B назначения в проекте MAX II логический анализатор 7-segment кормушка Тестбенч игры Теннис Altera часы ALtera Марсоход3 примеры проектов лазер САПР USB приемник драйвер устройства testbench Тест SDRAM или Фреймбуффер2 Программатор Quartus II Цап R2R - нюансы симуляция плата Апгрейд Подмосковных вечеров тестбенч верилог измерение частоты тона Умный дом плата Марсоход FPGA Сделаем PS 2 клавиатуру! Марсоход2 Хексовый видеоадаптер

Комментарии

  • Фоторамка. Часть2. TFT-панели с LVDS интерфейсом.

    Margareta 30.06.2022 15:12
    Excellent, what a web log it is! This internet site provides useful facts to us, bread and butter it ...

    Подробнее...

     
  • Анонс новой платы: подключаем FPGA к Raspbery Pi

    Arlene 30.06.2022 11:47
    Speckle on with this write-up, I utterly trust that this site needs Former Armed Forces Thomas More aid.

    Подробнее...

     
  • Частотомер

    Ronny 30.06.2022 07:41
    Billet on with this write-up, I dead trust that this situation necessarily Army for the Liberation ...

    Подробнее...

     
  • Обзор семейства ПЛИС Altera MAX10

    Fiona 30.06.2022 07:03
    Hello, I delight reading material done your office. I wish to publish a small notice to financial ...

    Подробнее...

     
  • Введение в Verilog. Пятый урок, Синхронная логика.

    Adriana 30.06.2022 06:53
    Wow, awful web log layout! How farsighted give you been blogging for? Also visit my homepage ... 야동넷 ...

    Подробнее...

На форуме

  • Нет сообщений для показа