Язык описания аппаратуры Verilog HDL

1. Web Server в плате Марсоход2 с Ethernet шилдом.: (Проекты Altera Quartus II для платы Марсоход2); ... байты и их порядковый номер в пакете. Так же генерирует сигнал crc32_ok по окончании приема пакета. модуль pkt_write пишет принятые пакеты в двухпортовое ОЗУ прямо по мере приема пакета. Модуль содержит ...; Создано 05 Январь 2015
2. Прием Ethernet пакета платой Марсоход2: (Проекты Altera Quartus II для платы Марсоход2); ... 0x0800, для ARP – 0x0806. • DATA, PAD - Данные пакета переменной длины. • FCS – Frame Check Sequence, 4 байта контрольной суммы CRC32. Для анализа приходящих или отправленных ...; Создано 23 Декабрь 2013
3. Передаем Ethernet-пакет: (Проекты Altera Quartus II для платы Марсоход); ... ы реально "ходят" в вашей локальной сети можно узнать при помощи программы "Ethereal" (Теперь эта программа называется Wireshark). Заканчивается пакет четырехбайтной контрольной суммой ( CRC32 ). Кр ...; Создано 22 Сентябрь 2010
4. Прием Ethernet пакета платой Марсоход2: (Комментарии); Все разобрался, мои диаграмы отличались, crc32_3 был сдвинут на один такт в право, исправил assign crc32_ok = (&(crc32_3^rece iver_reg32)) & rxdv_ & (~rxdv); на assign crc32_ok = (&(crc32_2^rece iver_reg32 ...; Создано 22 Октябрь 2014
5. Прием Ethernet пакета платой Марсоход2: (Комментарии); Пробую повторить не выходит, нет сигнала crc32_ok? стал разбираться не нашел в eth_receiver.v инверсии вычисленной контрольной суммы. Вычисленная контрольная сумма должна быть инвертирована (XOR 0xFFF ...; Создано 20 Октябрь 2014

Смотрите

Тэги

python Raspberry testbench LEDs FPGA декодер Quartus Шилд ethernet Verilog Cyclone IV iverilog ПЛИС до-ре-ми Verilog примеры Снеговик Санкт-Петербург Quartus II SL4A Марсоход2bis MAX10 fork Марсоход2 и Марсоход3 opencores Quartus Prime Марсоход Verilog HDL шилд Некоторые итоги Почти пустой проект работа над ошибками Blockchain 7-segment Altera Quartus II Verilog Gotchas Анонс новой платы MAX II testbench Verilog epm7032S Осторожненько SDRAM Убить MAX ALTERA Марсоход2 Altera LVSD ModelSim синхронизатор Verilog VPI результат

Симуляция проекта с помощью Icarus-Verilog
nckm 14.10.2019 17:00

ModelSim хороший симулятор, но ведь громоздкий. Иногда проще и быстрее использовать icarus.
Подробнее...
Симуляция проекта с помощью Icarus-Verilog
Иван Шевчук 12.10.2019 16:45

Для симуляции проектов на Verilog есть отличный симулятор в Quartus, так что не занимайтесь по-русски ...
Подробнее...
Подборка статей и книг по программированию ПЛИС и языкам Verilog, VHDL, AHDL
Жека Буз 09.10.2019 13:12

А зеркало никто не кинет? А то заблочили уже(
Подробнее...
Программатор MBFTDI для Altera Quartus Prime, работающего в Ubuntu Linux
Василь 07.10.2019 12:54

выгружаем драйвер командой sudo rmmod ftdi_sio А как отлаживать проекты с UART? Как сделать так, чтобы ...
Подробнее...
Воспроизведение звука. DeltaSigma ЦАП.
Гость 05.10.2019 17:20

Премного благодарен за пример! Год назад урезал ваш пример под 6-битный ЦАП, посимулировал в MAX PLUS ...
Подробнее...

На форуме

�?ет �?ообщений дл�? показа

МАРСОХОД

Язык описания аппаратуры Verilog HDL

Смотрите

Подписка

Тэги

Комментарии

Симуляция проекта с помощью Icarus-Verilog

Симуляция проекта с помощью Icarus-Verilog

Подборка статей и книг по программированию ПЛИС и языкам Verilog, VHDL, AHDL

Программатор MBFTDI для Altera Quartus Prime, работающего в Ubuntu Linux

Воспроизведение звука. DeltaSigma ЦАП.

На форуме

Реклама