Язык описания аппаратуры Verilog HDL
- 1. Архитектура ПЛИС (FPGA)
- (Разное)
- ... в D-триггере значение с LUT. Фиксация и хранение данных в цифровых схемах нужна практически в любом проекте. Примерно такой логический элемент использовался в моем экспериментальном проекте «ПЛИС ...
- Создано 20 Январь 2014
- 2. Передача группы сигналов в другой клоковый домен
- (Разное)
- Мы знаем, что такое метастабильность D-триггера, и знаем, как с этим явлением бороться. Цифровая схема может иметь несколько блоков, тактируемых от разных генераторов. Это, так называемые клоковые домены. ...
- Создано 24 Февраль 2012
- 3. Синхронизатор сигнала для CDC на Verilog
- (Язык описания аппаратуры Verilog HDL)
- ... а в младшем – signal. Это описание принципиально ни чем не отличается от первого, просто иная запись. Синхронизатор нужно ставить там, где фиксируемый в D-триггере сигнал является асинхронным к тактовой ...
- Создано 24 Февраль 2012
- 4. Еще о метастабильности.
- (Разное)
- ... тактовой частоте. Здесь возможны проблемы... Предположим, что мы хотим «поймать» внешнее событие с помощью D-триггера. Такой триггер запоминает сигнал на входе D и выдает его на выход Q в момент ...
- Создано 20 Февраль 2012
- 5. Quartus II. Часть4. Элементы комбинированной логики. Счетчик.
- (Intel Quartus Prime)
- ... а можно посмотреть в "RTL Viewer" среды Quartus II: Как мы видим, компилятор реализовал этот компонент из D-триггера и некой комбинаторной логики. В свою очередь, реализованная логическая функция - уже извест ...
- Создано 31 Март 2011
- 6. Quartus II. Часть3. Регистровая логика.
- (Intel Quartus Prime)
- ... предыдущей статье, для реализации регистровой логики в каждом "LE" (логическом элементе) есть D-триггер. Он имеет один выход и три входа - вход данных (data), клок (clk) и разрешение записи (enable) ...
- Создано 28 Март 2011
- 7. Quartus II. Часть2. Комбинаторная логика.
- (Intel Quartus Prime)
- ... й логики (справа). Это один D-триггер, имеющий вход разрешения записи ("enable" ). Вторая часть - это универсальный четырехвходовый логический элемент("LUT"), который может быть запрограммирован на реализ ...
- Создано 25 Март 2011
- 8. Пошаговая инструкция для Quartus II: Симуляция проекта
- (Intel Quartus Prime)
- ... D-триггер на логических элементах И-НЕ и посмотреть, как он работает. Я выбрал этот пример не случайно. Вот D-триггер: На самом деле D-триггер буквально мистическое устройство. Без него нет цифровых ...
- Создано 10 Август 2010
- 9. Введение в Verilog. Пятый урок, Синхронная логика.
- (Разное)
- ... это D-триггера. Вот графическое изображение D-триггера: D-Триггер (flipflop) – это специальный логический элемент, способный запоминать. Такой триггер запоминает логическое значение сигнала входа ...
- Создано 03 Август 2010
- 10. Введение в Verilog, Четвертый урок. Поведенческие блоки.
- (Разное)
- ... те внимание, что регистры, которым идет присвоение в таких поведенческих блоках не будут выполнены в виде D-триггеров после синтеза. Это часто вызывает недоумение у начинающих. Здесь мы делаем присвое ...
- Создано 23 Июль 2010
- 11. Введение в Verilog, Первый урок.
- (Разное)
- ... по фронту сигнала тактовой частоты, то ему, в конечном счете, будет соответствовать физический D-триггер или группа D-триггеров. D-триггер – это логический элемент способный запоминать один бит информации. ...
- Создано 30 Июнь 2010
- 12. Видеоигра "Теннис"
- (Комментарии)
- Вот хорошая статья про D-триггер: http://www.mirmk.net/content/view/32/28/ В приведенной схеме 6 трехвходовых И-НЕ. Если перейти к 2х входовым, то будет в 2 раза больше. ...
- Создано 26 Апрель 2010
- 13. Декодер
- (Комментарии)
- Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). А я чего-то не понял. Насчёт чувствительност и к фронут - это ясно. Но написано же, что используется сдвиговый ...
- Создано 02 Август 2013
- 14. Декодер
- (Комментарии)
- Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). Спасибо, разобрался, меня смутило, что "В RTLViewer результат компиляции будет выглядеть вот так: рисунок ...
- Создано 01 Август 2013
- 15. Декодер
- (Комментарии)
- Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). ...
- Создано 01 Август 2013
- 16. Синхронизатор сигнала для CDC на Verilog
- (Комментарии)
- Это и есть 2 последовательны х D-триггера. ...
- Создано 12 Ноябрь 2014
- 17. Синхронизатор сигнала для CDC на Verilog
- (Комментарии)
- Похоже на динамический D-триггер... ...
- Создано 11 Ноябрь 2014
Подробнее...