Язык описания аппаратуры Verilog HDL

1. Архитектура ПЛИС (FPGA)

(Разное)

... элемента выдавать прямо значение с LUT или нужно выдать зафиксированное в D-триггере значение с LUT. Фиксация и хранение данных в цифровых схемах нужна практически в любом проекте. Примерно такой логический ...

Создано 20 января 2014

2. Передача группы сигналов в другой клоковый домен

(Разное)

Мы знаем, что такое метастабильность D-триггера, и знаем, как с этим явлением бороться. Цифровая схема может иметь несколько блоков, тактируемых от разных генераторов. Это, так называемые клоковые домены. ...

Создано 24 февраля 2012

3. Синхронизатор сигнала для CDC на Verilog

(Язык описания аппаратуры Verilog HDL)

В языке Verilog HDL для описания синхронизаторов сигналов, пересекающих клоковый домен (CDC, Clock Domain Cross) используются очень простые конструкции. Это понятно, ведь синхронизатор это просто два (редко ...

Создано 24 февраля 2012

4. Еще о метастабильности.

(Разное)

... тактовой частоте. Здесь возможны проблемы... Предположим, что мы хотим «поймать» внешнее событие с помощью D-триггера. Такой триггер запоминает сигнал на входе D и выдает его на выход Q в момент ...

Создано 20 февраля 2012

5. Quartus II. Часть4. Элементы комбинированной логики. Счетчик.

(Intel Quartus Prime)

... а можно посмотреть в "RTL Viewer" среды Quartus II: Как мы видим, компилятор реализовал этот компонент из D-триггера и некой комбинаторной логики. В свою очередь, реализованная логическая функция - уже извест ...

Создано 31 марта 2011

6. Quartus II. Часть3. Регистровая логика.

(Intel Quartus Prime)

... статье, для реализации регистровой логики в каждом "LE" (логическом элементе) есть D-триггер. Он имеет один выход и три входа - вход данных (data), клок (clk) и разрешение записи (enable). Работает о ...

Создано 28 марта 2011

7. Quartus II. Часть2. Комбинаторная логика.

(Intel Quartus Prime)

... и (справа). Это один D-триггер, имеющий вход разрешения записи ("enable" ). Вторая часть - это универсальный четырехвходовый логический элемент("LUT"), который может быть запрограммирован на реализацию л ...

Создано 25 марта 2011

8. Пошаговая инструкция для Quartus II: Симуляция проекта

(Intel Quartus Prime)

... мы сейчас не будем использовать ModelSim, а будем использовать встроенные в Quartus II средства. Теперь вопрос – что мы будем симулировать. Я предлагаю сделать элемент D-триггер на логических элементах ...

Создано 10 августа 2010

9. Введение в Verilog. Пятый урок, Синхронная логика.

(Разное)

... это D-триггера. Вот графическое изображение D-триггера: D-Триггер (flipflop) – это специальный логический элемент, способный запоминать. Такой триггер запоминает логическое значение сигнала входа ...

Создано 03 августа 2010

10. Введение в Verilog, Четвертый урок. Поведенческие блоки.

(Разное)

... е, что регистры, которым идет присвоение в таких поведенческих блоках не будут выполнены в виде D-триггеров после синтеза. Это часто вызывает недоумение у начинающих. Здесь мы делаем присвоение регист ...

Создано 23 июля 2010

11. Введение в Verilog, Первый урок.

(Разное)

... то ему, в конечном счете, будет соответствовать физический D-триггер или группа D-триггеров. D-триггер – это логический элемент способный запоминать один бит информации. В англоязычных статьях D-триггер ...

Создано 30 июня 2010

12. Видеоигра "Теннис"

(Комментарии)

Вот хорошая статья про D-триггер: http://www.mirmk.net/content/view/32/28/ В приведенной схеме 6 трехвходовых И-НЕ. Если перейти к 2х входовым, то будет в 2 раза больше. ...

Создано 26 апреля 2010

13. Декодер

(Комментарии)

Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). А я чего-то не понял. Насчёт чувствительност и к фронут - это ясно. Но написано же, что используется сдвиговый ...

Создано 02 августа 2013

14. Декодер

(Комментарии)

Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). Спасибо, разобрался, меня смутило, что "В RTLViewer результат компиляции будет выглядеть вот так: рисунок ...

Создано 01 августа 2013

15. Декодер

(Комментарии)

Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). ...

Создано 01 августа 2013

16. Синхронизатор сигнала для CDC на Verilog

(Комментарии)

Это и есть 2 последовательны х D-триггера. ...

Создано 12 ноября 2014

17. Синхронизатор сигнала для CDC на Verilog

(Комментарии)

Похоже на динамический D-триггер... ...

Создано 11 ноября 2014