Altera язык Verilog Hardware Freedom Day decoder Altera Quartus II Частота ноты Волшебная шкатулка Ethernet SDRAM ПЛИС RTL Viewer phase shift симуляция проекта плата разъемов UsbBlaster форсунки MAX10 ЦАП дальномер технология микросхем Персеиды FPGA MAX II Амплитудная модуляция Пошаговая инструкция создаем проект Quartus II jtagserver Эффект Эхо TAP controller video game Tennis VHDL Юбилей Да! Programmer Verilog Yosys Open SYnthesis Suite Verilog System Tasks Open Hardware АЦП Помощь Quartus Prime Плата Марсоход2 Передаем Ethernet-пакет Verilog testbench HDSDR Verilog HDL тест ОЗУ FTDI2232HL Bitbang mode ИК приемник САПР