Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

Delta-Sigma DAC synchronizer Cyclone III RTLViewer модули Verilog SL4A передача в ПЛИС фреймбуффер Игра Жизнь 64x32 машинка Verilog Введение в Verilog opencores Winrad Ethernet iverilog Марсоход3 Немного самолетов тестбенч Появились платы FPGA печатная плата процессор ARM Altera Verilog HDL Windows channel B ds18b20 Quartus II Кое-что новенькое Плата Марсоход2 и Matlab Simulink SHA256 развертка ffmpeg OpenCores ПЛИС python шаговый двигатель CPLD ПЛИС Играем мелодию Подмосковные вечера АЦП дальномер winrad dll GNU Octave Дешифратор MIPSfpga Пятый урок

Комментарии

  • Verilog State Machine Framework

    daily generic cialis 24.02.2021 14:10
    daily generic [censored]: https://[censor ed].buszcentrum .com/

    Подробнее...

     
  • Новый Quartus Prime v17.0

    Brittny 23.02.2021 09:32
    I njoy what you guys are up too. This kind of clever work and coverage! Keep up the good works guys I've ...

    Подробнее...

     
  • Демультиплексор

    Trudi 23.02.2021 05:31
    Салют, Друзья. В данный момент я бы хотел поведать малость про Brander отзывы. Я думаю Вы искали ...

    Подробнее...

     
  • Двигатели

    viagra buy online 23.02.2021 01:30
    [censored] buy online: viaagra1.com/ (http://viaagra1.com/)

    Подробнее...

     
  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    priligy coupon 22.02.2021 23:52
    priligy coupon: ddapoxetine.com/ (https://ddapoxetine.com/)

    Подробнее...

На форуме

  • Нет сообщений для показа
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Плата Марсоход
    • Проекты
  • Плата Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд Ethernet
    • Шилд 7-ми сегментного индикатора
  • Марсоход2RPI
    • Проекты
  • Плата Марсоход3
    • Проекты
    • MIPSfpga

Результат поиска: найдено 47 объектов.

Совпадение
Ограничение области поиска
1. Базовые принципы построения FIFO. ...
(Разное)
Очередь FIFO (First In, First Out) представляет собой циклический буфер, где будут храниться помещаемые в очередь данные. Есть два указателя: указатель на «голову» очереди (head) и указатель на «хвост» ...
Создано 16 марта 2012
2. Проекты PM-радио и LFSR для платы M02mini
(Проекты Quartus Prime для M02mini)
... выводы FPGA в состояние input tristate; возможно, придется некоторые компоненты созданные визардом квартуса: PLL, блоки памяти, FIFO и прочее, сгенерировать заново. Это не всегда требуется, но иногда ...
Создано 03 октября 2020
3. Симуляция usbhost контроллера
(FPGA & Verilog блог)
... контроллера есть: входное FIFO, модуль generic_fifo_dc_gray fifo_in, сюда складываются все входящие команды и данные; выходное FIFO, модуль generic_fifo_dc_gray fifo_out, отсюда внешние устройства ...
Создано 18 марта 2020
4. USB хост контроллер
(Проекты Intel Quartus Prime для платы Марсоход3)
... контроллер. Модуль serial принимает байты и передает их в USB хост контроллер через шину wdata[7:0] с управляющим сигналом wr. Контроллер реализует интерфейс FIFO: в него можно записать байтами последовательность ...
Создано 05 марта 2020
5. Обзор меню САПР Quartus Prime
(Intel Quartus Prime)
... й выходов, FIFO, ROM, RAM, DUAL-PORT-RAM с нужными вам параметрами, разрядностью данных, с заданными управляющими сигналами. 4. Меню Project. Здесь довольно много всего. Я расскажу только про сам ...
Создано 16 октября 2019
6. MBFTDI программатор на канале B
(FPGA & Verilog блог)
... микросхемы FTDI к своей ПЛИС.  Хотелось бы обратить внимание, что, к сожалению, у микросхемы FT2232HL использование одновременно режима синхронного FIFO на канале A и режима MPSSE/JTAG на канале B ...
Создано 17 февраля 2019
7. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Intel Quartus Prime для Марсоход2RPI)
... чтение. Я хочу, чтобы ПЛИС сообщала программе, что ей требуются новые данные. Для чего это нужно? Идея такая. Я делаю внутри ПЛИС приемное FIFO - приходящие данные из Raspberry приходят и записываются ...
Создано 17 апреля 2018
8. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3
(MIPSfpga в плате Марсоход3)
6nfNwk0P53g Первоначально, вариант обвязки MIPSfpga+ процессора MIPS microAptiv UP для FPGA написал Yuri Panchul на основе обвязки MIPSfpga 1.0 написанной Sarah Harris. Затем MIPSfpga+ существенно развил ...
Создано 18 ноября 2017
9. Сложности разработки USB хоста для проекта USBTerm.
(Проект графического терминала USBTerm)
... проекте в verilog модуле ftdi.v. Там данные приходящие от FTDI чипа на тактовой частоте 60МГц кладутся в приемное FIFO, а вычитываются уже на частоте 148MHz - это частота работы памяти видеоадаптера. Вот ...
Создано 23 февраля 2016
10. Как работает видеоадаптер проекта USBTerm
(Проект графического терминала USBTerm)
... производительность видеопамяти гораздо выше требуемой для видеорежима, то писать в память можно и во время прямого хода развертки, однако, придется в систему добавить парочку FIFO. Модули FIFO хороши ...
Создано 21 января 2016
11. Видеоадаптер для проекта USBTerm
(Проекты Intel Quartus Prime для платы Марсоход3)
... может симулировать и смешанные проекты Verilog+VHDL  с iverilog я не могу симулировать модули созданные с Altera Megafunction Wizard, например, модули PLL или модуль FIFO.. Последний пункт конечно ...
Создано 07 декабря 2015
12. Проект скоростной передачи данных в ПЛИС платы Марсоход3
(Проекты Intel Quartus Prime для платы Марсоход3)
На плате Марсоход3 есть ПЛИС Altera MAX10 и чип FTDI FT2232H.  Для скоростной передачи данных в ПЛИС платы Марсоход3 будем использовать режим синхронного FIFO микросхемы FTDI. Вся подготовительная ...
Создано 01 сентября 2015
13. Скоростная передача данных с платой Марсоход3
(Разное)
... ID и Vendor ID не трогаем! Оставляем как есть 0x6010 и 0x403! Меняем только Hardware Specific опции для канала А и канала В. Устанавливаем режим "245 FIFO": Устанавливаем режим драйвера "D2XX Direct" ...
Создано 25 августа 2015
14. Плата Марсоход3
(Общая информация)
... 12Мбит/сек. В отличие от платы Марсоход2, на платах Марсоход3 и Марсоход3bis возможно использование интерфейса FTDI в режиме синхронного FIFO. Переключить микросхему FTDI в режим синхронного FIFO можно ...
Создано 10 августа 2015
15. Нестабильность проектов ПЛИС
(Разное)
... На самом деле использовать несколько частот можно, но нужно понимать, как ими пользоваться. Будет правильно использовать для передачи данных из одного клокового домена в другой мегафункцию FIFO или двухпортовое ...
Создано 22 апреля 2015
16. Web Server в плате Марсоход2 с Ethernet шилдом.
(Проекты Altera Quartus II для платы Марсоход2)
  Давно хотел сделать такой проект — WebServer в плате Марсоход2. Но хотел сделать не так, как это делают все, с помощью процессора Nios или любого другого. Нет, хотелось сделать именно аппаратный сервер ...
Создано 05 января 2015
17. Блог новичка: Hello World
(Разное)
Первое сентября традиционно ассоциируется с началом учебного года и возвращением в отдохнувшее за время летних каникул здание школы или иного учебного заведения за новыми знаниями. Как человек, давно ...
Создано 01 сентября 2014
18. Простой текстовый терминал.
(Проекты Altera Quartus II для платы Марсоход2)
... кликнуть, чтобы увеличить): Модуль serial принимает байты из последовательного порта на скорости 230400 бит в секунду и записывает их в ФИФО serial_fifo. Модуль sterm читает принятые символы из ФИФО ...
Создано 11 февраля 2014
19. Эффект Эхо
(Проекты Altera Quartus II для платы Марсоход2)
... II: Модуль сумматора “adder” реализован на Verilog HDL. Он конечно не только суммирует. ФИФО для задержки звука у меня довольно длинное. Тут у меня 8 последовательных компонентов FIFO каждый по 2048 ...
Создано 30 декабря 2013
20. Сбор данных от датчиков на плате Марсоход2
(Проекты Altera Quartus II для платы Марсоход2)
... передача данных в ПК. Модуль serial читает имеющиеся данные из FIFO и передает их через выходной пин FTDI_BD1 в микросхему FTDI и далее в ПК. Как работает модуль txtgen? Модуль txtgen написан на языке ...
Создано 08 октября 2013
  • В начало
  • Назад
  • 1
  • 2
  • 3
  • Вперёд
  • В конец

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

JTAG Double Edge Triggered Flip-Flop Quartus Prime симуляция проекта цены Модуль USB передатчика FPGA Марсоход2RPI БЛОГ о ПЛИС самолеты RTLViewer Альтера Amber SoC MAX II схемы в Quartus II схемотехника 7-ми сегментный индикатор Декодер HDMI симуляция трассировка сигнала ENDIR ПЛИС АЦП ЭФО Светодиодная реклама Marble Machine Симуляция проекта Теннис winrad dll Скоро Новый Год! MBFTDI Нанотехнологии суперкрепление Марсоход2 Синтез звука InnovativeFPGA развертка КИХ фильтр на Verilog SignalTap USB дескрипторы altera bin counter SL4A плата Марсоход MPSSE CPLD система контроля версий MS Visual Studio сумматор Cyclone III

Комментарии

  • Verilog State Machine Framework

    daily generic cialis 24.02.2021 14:10
    daily generic [censored]: https://[censor ed].buszcentrum .com/

    Подробнее...

     
  • Новый Quartus Prime v17.0

    Brittny 23.02.2021 09:32
    I njoy what you guys are up too. This kind of clever work and coverage! Keep up the good works guys I've ...

    Подробнее...

     
  • Демультиплексор

    Trudi 23.02.2021 05:31
    Салют, Друзья. В данный момент я бы хотел поведать малость про Brander отзывы. Я думаю Вы искали ...

    Подробнее...

     
  • Двигатели

    viagra buy online 23.02.2021 01:30
    [censored] buy online: viaagra1.com/ (http://viaagra1.com/)

    Подробнее...

     
  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    priligy coupon 22.02.2021 23:52
    priligy coupon: ddapoxetine.com/ (https://ddapoxetine.com/)

    Подробнее...

На форуме

  • Нет сообщений для показа

Реклама