Язык описания аппаратуры Verilog HDL

1. Обзор меню САПР Quartus Prime

(Intel Quartus Prime)

... й выходов, FIFO, ROM, RAM, DUAL-PORT-RAM с нужными вам параметрами, разрядностью данных, с заданными управляющими сигналами. 4. Меню Project. Здесь довольно много всего. Я расскажу только про сам ...

Создано 16 Октябрь 2019

2. MBFTDI программатор на канале B

(FPGA & Verilog блог)

... этой документации вы сможете подключить микросхемы FTDI к своей ПЛИС.  Хотелось бы обратить внимание, что, к сожалению, у микросхемы FT2232HL использование одновременно режима синхронного FIFO ...

Создано 17 Февраль 2019

3. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

... чтение. Я хочу, чтобы ПЛИС сообщала программе, что ей требуются новые данные. Для чего это нужно? Идея такая. Я делаю внутри ПЛИС приемное FIFO - приходящие данные из Raspberry приходят и записываются ...

Создано 17 Апрель 2018

4. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3

(MIPSfpga в плате Марсоход3)

... LATCH; // Divisor Latches access disable } void uartTransmit(uint8_t data) { // waiting for transmitter fifo empty while (!(MFP_UART_LSR & MFP_UART_LSR_TFE)); // transmitted ...

Создано 18 Ноябрь 2017

5. Сложности разработки USB хоста для проекта USBTerm.

(Проект графического терминала USBTerm)

... в моем проекте в verilog модуле ftdi.v. Там данные приходящие от FTDI чипа на тактовой частоте 60МГц кладутся в приемное FIFO, а вычитываются уже на частоте 148MHz - это частота работы памяти видеоадаптера. ...

Создано 23 Февраль 2016

6. Как работает видеоадаптер проекта USBTerm

(Проект графического терминала USBTerm)

... Если производительность видеопамяти гораздо выше требуемой для видеорежима, то писать в память можно и во время прямого хода развертки, однако, придется в систему добавить парочку FIFO. Модули FIFO хороши ...

Создано 21 Январь 2016

7. Видеоадаптер для проекта USBTerm

(Проекты Intel Quartus Prime для платы Марсоход3)

... или модуль FIFO.. Последний пункт конечно досадный. Из за него у меня в проекте есть условная компиляция по переменной __ICARUS__. Если она определена (а она определена при компиляции с iverilog), ...

Создано 07 Декабрь 2015

8. Проект скоростной передачи данных в ПЛИС платы Марсоход3

(Проекты Intel Quartus Prime для платы Марсоход3)

На плате Марсоход3 есть ПЛИС Altera MAX10 и чип FTDI FT2232H.  Для скоростной передачи данных в ПЛИС платы Марсоход3 будем использовать режим синхронного FIFO микросхемы FTDI. Вся подготовительная ...

Создано 01 Сентябрь 2015

9. Скоростная передача данных с платой Марсоход3

(Разное)

... ID и Vendor ID не трогаем! Оставляем как есть 0x6010 и 0x403! Меняем только Hardware Specific опции для канала А и канала В. Устанавливаем режим "245 FIFO": Устанавливаем режим драйвера "D2XX Direct" ...

Создано 25 Август 2015

10. Плата Марсоход3

(Общая информация)

... порт, скорость передачи 12Мбит/сек. В отличие от платы Марсоход2, на платах Марсоход3 и Марсоход3bis возможно использование интерфейса FTDI в режиме синхронного FIFO. Переключить микросхему FTDI в режим ...

Создано 10 Август 2015

11. Нестабильность проектов ПЛИС

(Разное)

... правильно использовать для передачи данных из одного клокового домена в другой мегафункцию FIFO или двухпортовое ОЗУ. Например, альтеровский Megafunction Wizard позволяет создавать FIFO с двумя разными ...

Создано 22 Апрель 2015

12. Web Server в плате Марсоход2 с Ethernet шилдом.

(Проекты Altera Quartus II для платы Марсоход2)

... какую-то самую минимальную функциональность. В памяти rom хранится заготовка для пакета ARP Replay, TCP SYN-ACK и TCP ACK-PUSH-FIN. Вся моя веб страничка помещается в один ethernet пакет. модуль send_fifo ...

Создано 05 Январь 2015

13. Блог новичка: Hello World

(Разное)

... дим для реализации асинхронной очереди FIFO – на страницах блога эта тема уже затрагивалась, причём было предложено несколько реализаций счётчика в кодах Грея на языке Verilog. Таким образом, можно легко напи ...

Создано 01 Сентябрь 2014

14. Простой текстовый терминал.

(Проекты Altera Quartus II для платы Марсоход2)

... кликнуть, чтобы увеличить): Модуль serial принимает байты из последовательного порта на скорости 230400 бит в секунду и записывает их в ФИФО serial_fifo. Модуль sterm читает принятые символы из ФИФО ...

Создано 11 Февраль 2014

15. Эффект Эхо

(Проекты Altera Quartus II для платы Марсоход2)

... FIFO каждый по 2048 элементов. Даже не знаю, как такой проект поставить в виде картинки – узкий и длинный: Таким образом, суммарная длина FIFO 16К, и это примерно 0,4 секунды задержки при частоте ...

Создано 30 Декабрь 2013

16. Сбор данных от датчиков на плате Марсоход2

(Проекты Altera Quartus II для платы Марсоход2)

... передача данных в ПК. Модуль serial читает имеющиеся данные из FIFO и передает их через выходной пин FTDI_BD1 в микросхему FTDI и далее в ПК. Как работает модуль txtgen? Модуль txtgen написан на языке ...

Создано 08 Октябрь 2013

17. USB Трекер (Анализатор)

(Проекты Altera Quartus II для платы Марсоход2)

... все передать. Буду надеяться, что исследуемые USB устройства не будут занимать всю пропускную способность шины. Поставлю в проекте большое FIFO между USB приемником и передатчиком последовательного порта ...

Создано 03 Сентябрь 2013

18. Графический дизайн или текст Verilog/VHDL?

(Разное)

... это либо Verilog, либо компоненты созданные визардом Altera типа FIFO, компонент DDR контроллера, модуль SRAM или PLL, что-то еще.. Простой проект можно и нарисовать, но вот когда он постепенно усложняется ...

Создано 30 Май 2013

19. FM радио передатчик из платы Марсоход2

(Проекты Altera Quartus II для платы Марсоход2)

...  форматы аудио, делать моно из стерео и много других полезных функций. Хорошо, что микросхема FTDI имеет внутри FIFO. Несмотря на пакетную передачу данных по шине USB данные из последовательного порта м ...

Создано 06 Май 2013

20. Поключение SDRAM к системе на кристалле Amber

(ARM System-on-Chip)

... -name VERILOG_FILE ../vlog/sdram/sdr_ctrl/trunk/rtl/lib/sync_fifo.v set_global_assignment -name VERILOG_FILE ../vlog/sdram/sdr_ctrl/trunk/rtl/lib/async_fifo.v set_global_assignment -name VERILOG_FILE ...

Создано 08 Октябрь 2012