Язык описания аппаратуры Verilog HDL

1. Архитектура ПЛИС (FPGA)

(Разное)

... так называемые LUT-based базовые логические элементы. Что-то вроде этого: Рис. 1. Пример традиционного базового логического элемента. LUT – это Look-Up Table, таблица преобразования. Например, на ...

Создано 20 января 2014

2. Демультиплексор

(Язык описания аппаратуры Verilog HDL)

Демультиплексор выполняет функцию обратную мультиплексору - "подключает" входной сигнал к нужному выходному, номер которого задается селектором. Если входной сигнал - логическая единица, то он ведет ...

Создано 05 декабря 2011

3. Дешифратор

(Язык описания аппаратуры Verilog HDL)

... а в другое с помощью внутренних LUT (Look-Up Table) ПЛИС. Попробуем просимулировать наш дешифратор. Напишем к нему тестбенч на Verilog: `timescale 1ns / 1ns module test16(); //моделируем тактовую ...

Создано 01 декабря 2011

4. Исходный код ПЛИС внутри ПЛИС

(Исходный код)

  //serially programmable look-up table module lut(     input wire  ldclk, //clock used for image loading     input wire  ldi,   //lut load data input     output ...

Создано 20 июня 2011

5. ПЛИС внутри ПЛИС

(Проекты Altera Quartus II для платы Марсоход)

... начну с описания логического элемента. 2. Логический Элемент. Рисунок 1. Логический элемент состоит из Look-Up Table (LUT) и одного регистра-триггера. Как вы знаете, цифровые схемы работают синхронно ...

Создано 19 июня 2011