плата Марсоход Software Defined Radio Python Verilog МИДИ Первый неудачный запуск Linux в SoC Amber iverilog синхронизатор always ADC1175 Cyclone IV Управление медиацентром fopen день радио SDRAM Синтезатор нот на VERILOG Введение в Verilog ds18b20 С Новым Годом! 2011! взято с хабра DE10-Standard последовательный порт Verilog HDL Почти пустой проект Altera О плате DE10-Standard debug Quartus II Часть3 Регистровая логика Altera Quartus II libjtag тестбенч condition execution синтезатор USBBlaster synchronizer memcpy Гирлянда bitbang описание USB анализатор сигнал carry Двигаться по полосе Персеиды FPGA MBFTDI