- 1. Сумматор с переносом на Verilog HDL
- (Язык описания аппаратуры Verilog HDL)
- ... carry, он слева внутри фигурных скобок, и восьмибитного результата out. В этом легко убедиться если откомпилировать такой модуль в среде Altera Quartus II и посмотреть результат в RTLViewer: ...
- Создано 04 Март 2013
- 2. Счетчик в коде Грея
- (Язык описания аппаратуры Verilog HDL)
- ... компилировав модуль в cреде Altera Quartus II и посмотрев результат в RTLViewer: Имея на выходе модуля регистр мы гарантируем, что каждое новое выходное значение будет строго соответствовать правилу ...
- Создано 12 Апрель 2012
- 3. Преобразование кода Грея в двоичное число
- (Язык описания аппаратуры Verilog HDL)
- ... такой модуль с помощью Quartus II, то в его RTLViewer можно увидеть получившуюся эквивалентную схему: Для проверки правильности работы этого модуля напишем Verilog тестбенч: `timescale 1ns/1ns ...
- Создано 12 Апрель 2012
- 4. О нестабильности проектов.
- (Разное)
- Вот бывает так, что проект работает, вроде бы все нормально, но проходит время, возвращаешься к нему и находишь досадные ошибки. Сейчас речь пойдет о проекте ранее опубликованном на нашем сайте – это ...
- Создано 02 Февраль 2012
- 5. Демультиплексор
- (Язык описания аппаратуры Verilog HDL)
- ... ли 4'hA или 4'b1010. Откомпилируем этот модуль в системе Altera Quartus II и посмотрим, что получилось в RTLViewer: Видно декодер и 4 мультиплексора. Теперь рассмотрим второй способ описания демульт ...
- Создано 05 Декабрь 2011
- 6. Дешифратор
- (Язык описания аппаратуры Verilog HDL)
- ... тите внимание, теперь внутри конструкции case-endcase появилось еще одно ключевое слово - default. В данном случае это означает, что для всех входных code, которые не описаны отдельной строкой выход будет при ...
- Создано 01 Декабрь 2011
- 7. Декодер
- (Язык описания аппаратуры Verilog HDL)
- ... пилировать такой код с помощью Altera Quartus II и потом посмотреть netlist с помощью утилиты RTLViewer из комплекта Quartis II, то мы увидим, что в схеме получился... декодер! Есть еще один, ме ...
- Создано 28 Ноябрь 2011
- 8. Счетчики.
- (Язык описания аппаратуры Verilog HDL)
- ... а второе слагаемое - константа "единица". reg [3:0]counter; always @(posedge clk) counter <= counter + 1'd1; Вот представление этого счетчика в RTLViewer: К сожалению симулироват ...
- Создано 26 Апрель 2011
- 9. Выделение момента изменения сигналов.
- (Язык описания аппаратуры Verilog HDL)
- ... II RTLViewer): Временная диаграмма поясняет принцип работы: Теперь определяем момент спада сигнала. Код на Verilog примерно такой же: reg prev_signal; always @(posedge clk) prev_signal ...
- Создано 20 Апрель 2011
- 10. Триггер
- (Язык описания аппаратуры Verilog HDL)
- Визуальные соответствия между написанным на Verilog коде и синтезируемой в аппаратуре логикой Просто триггер (flip-flop). Это просто регистр или триггер - он запоминает входные данные со ...
- Создано 20 Апрель 2011
- 11. Немного теории
- (Разное)
- ... смотреть, что получилось в программе Altera Quartus II RTLViewer. Как запустить RTLViewer? В среде Quartus выбирайте пункт меню Tools / Netlist Viewer / RTL Viewer. Это очень полезная вещь - смотрет ...
- Создано 19 Апрель 2011
- 12. Мультиплексор
- (Язык описания аппаратуры Verilog HDL)
- ... if-else в коде Verilog для простого мультиплексора 2:1 может быть использование оператора "?". reg q; always @* q = sel ? a : b; Программа RTLViewer среды Altera Quartus отображает таку ...
- Создано 19 Апрель 2011
- 13. Декодер
- (Комментарии)
- Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). Спасибо, разобрался, меня смутило, что "В RTLViewer результат компиляции будет выглядеть вот так: рисунок ...
- Создано 01 Август 2013
МАРСОХОД
Open Source Hardware Project
Подробнее...