Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

INITRD Осторожненько WS2812B Modelsim под Windows и Verilog VPI MAX10 coprocessor анализатор протокола USB Техническое зрение AHDL FT2232H MAX II M02mini epm7032S Verilog Verilog testbench технология микросхем Марсоход3 Altera RTLViewer Система команд схема программатора ПЛИС схемотехника mbftdi flipflop testbench condition execution патч Linux Altera язык C Music ЦАП time-to-digital USB host OpenCores Quartus Prime плата FPGA Cyclone III Quartus II FPGA проект GOWIN Verilog State Machine Framework Плата Марсоход3 RTLViewer 1 для начинающих Android verilog борьба системные функции always КИХ фильтр на Verilog

Комментарии

  • Quartus II. Часть3. Регистровая логика.

    cialis pills 22.01.2021 04:25
    [censored] pills: tadalafil.cleckleyfloors.com/ (https://tadalafil.cleckleyfloors.com/)

    Подробнее...

     
  • КИХ фильтр на Verilog

    Clint 22.01.2021 03:08
    I invite you to take a small break in yоur ɗay tо join mе in a zen and full οf sweetness. Stоp ƅy my ...

    Подробнее...

     
  • Частотомер

    Tesha 21.01.2021 21:34
    Hi to every one, the contents present at this website are really awesome for people experience, well ...

    Подробнее...

     
  • USB-JTAG MBFTDI Programming Device

    herbal cialis 21.01.2021 19:45
    herbal [censored]: tadalafili.com/ (https://tadalafili.com/)

    Подробнее...

     
  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    Clifford 21.01.2021 13:21
    This is my first time go to see at here and i am genuinely pleassant to read all at one place. my ...

    Подробнее...

На форуме

  • Нет сообщений для показа
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Плата Марсоход
    • Проекты
  • Плата Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд Ethernet
    • Шилд 7-ми сегментного индикатора
  • Марсоход2RPI
    • Проекты
  • Плата Марсоход3
    • Проекты
    • MIPSfpga

Результат поиска: найдено 13 объектов.

Совпадение
Ограничение области поиска
1. Сумматор с переносом на Verilog HDL
(Язык описания аппаратуры Verilog HDL)
... фигурных скобок, и восьмибитного результата out. В этом легко убедиться если откомпилировать такой модуль в среде Altera Quartus II и посмотреть результат в RTLViewer: Проверить правильность ...
Создано 04 марта 2013
2. Счетчик в коде Грея
(Язык описания аппаратуры Verilog HDL)
Давайте подумаем, как на языке Verilog можно описать счетчик в коде Грея (Gray code). Такой счетчик может нам понадобиться для реализации асинхронного FIFO. В кодах Грея соседние значения меняются только ...
Создано 12 апреля 2012
3. Преобразование кода Грея в двоичное число
(Язык описания аппаратуры Verilog HDL)
... то в его RTLViewer можно увидеть получившуюся эквивалентную схему: Для проверки правильности работы этого модуля напишем Verilog тестбенч: `timescale 1ns/1ns module test(); reg clk; initial ...
Создано 12 апреля 2012
4. О нестабильности проектов.
(Разное)
Вот бывает так, что проект работает, вроде бы все нормально, но проходит время, возвращаешься к нему и находишь досадные ошибки. Сейчас речь пойдет о проекте ранее опубликованном на нашем сайте – это ...
Создано 02 февраля 2012
5. Демультиплексор
(Язык описания аппаратуры Verilog HDL)
... artus II и посмотрим, что получилось в RTLViewer: Видно декодер и 4 мультиплексора. Теперь рассмотрим второй способ описания демультиплексора - входной сигнал signal сдвигаем влево в нужную позицию (н ...
Создано 05 декабря 2011
6. Дешифратор
(Язык описания аппаратуры Verilog HDL)
... появилось еще одно ключевое слово - default. В данном случае это означает, что для всех входных code, которые не описаны отдельной строкой выход будет принимать значение 7'b1000000. RTLViewer после комп ...
Создано 01 декабря 2011
7. Декодер
(Язык описания аппаратуры Verilog HDL)
... 000;    3'd6: selector=8'b01000000;    3'd7: selector=8'b10000000;   endcase end endmodule Если откомпилировать такой код с помощью Altera Quartus II и потом посмотреть netlist с помощью утилиты RTLVi ...
Создано 28 ноября 2011
8. Счетчики.
(Язык описания аппаратуры Verilog HDL)
В этой статье я постараюсь рассказать про счетчики, про их описание на Verilog и их схемотехническое представление в RTLViever. Счетчики широко применяются везде, где нужно посчитать число некоторых ...
Создано 26 апреля 2011
9. Выделение момента изменения сигналов.
(Язык описания аппаратуры Verilog HDL)
Вот простая задача: выделение момента изменения длительного сигнала. Я выделил ее в отдельную статью, потому, что это весьма часто используемый технический прием. Такие вещи приходится писать довольно ...
Создано 20 апреля 2011
10. Триггер
(Язык описания аппаратуры Verilog HDL)
Визуальные соответствия между написанным на Verilog коде и синтезируемой в аппаратуре логикой Просто триггер (flip-flop). Это просто регистр или триггер - он запоминает входные данные со входа d и ...
Создано 20 апреля 2011
11. Немного теории
(Разное)
...  смотреть, что получилось в программе Altera Quartus II RTLViewer. Как запустить RTLViewer? В среде Quartus выбирайте пункт меню Tools / Netlist Viewer / RTL Viewer. Это очень полезная вещь - смотрет ...
Создано 19 апреля 2011
12. Мультиплексор
(Язык описания аппаратуры Verilog HDL)
...  простого мультиплексора 2:1 может быть использование оператора "?". reg q; always @*   q = sel ? a : b; Программа RTLViewer среды Altera Quartus отображает такую конструкцию точно так же, ка ...
Создано 19 апреля 2011
13. Декодер
(Комментарии)
Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). Спасибо, разобрался, меня смутило, что "В RTLViewer результат компиляции будет выглядеть вот так: рисунок ...
Создано 01 августа 2013

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект Марсоход2
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

частотная модуляция сделаем сумматор FIR Comp MBFTDI Controller Светодиодная реклама WiFi Amber FPGA Код Грея ПЛИС АЦП USB анализатор ModelSim протокол Немного самолетов Verilog HDL SDRAM FT2232 поведенческие блоки Altera Quartus Prime проект ПЛИС внутри ПЛИС Воспроизведение звука Quartus II О нас SDR radio mbftdi - SVF Player VSYNC Новая версия 1 ИК управление Новый Год КИХ фильтр на Verilog Linux управление через Bluetooth триггер синхронный сброс тестбенч цветомузыка Enigma make dep Портирование проекта Лабиринт Cyclone IV Марсоход2RPI Техническое зрение плата Марсоход система на кристалле условное исполнение управление bluetooth

Комментарии

  • Quartus II. Часть3. Регистровая логика.

    cialis pills 22.01.2021 04:25
    [censored] pills: tadalafil.cleckleyfloors.com/ (https://tadalafil.cleckleyfloors.com/)

    Подробнее...

     
  • КИХ фильтр на Verilog

    Clint 22.01.2021 03:08
    I invite you to take a small break in yоur ɗay tо join mе in a zen and full οf sweetness. Stоp ƅy my ...

    Подробнее...

     
  • Частотомер

    Tesha 21.01.2021 21:34
    Hi to every one, the contents present at this website are really awesome for people experience, well ...

    Подробнее...

     
  • USB-JTAG MBFTDI Programming Device

    herbal cialis 21.01.2021 19:45
    herbal [censored]: tadalafili.com/ (https://tadalafili.com/)

    Подробнее...

     
  • Расчет коэффициентов компенсационного FIR фильтра в GNU Octave.

    Clifford 21.01.2021 13:21
    This is my first time go to see at here and i am genuinely pleassant to read all at one place. my ...

    Подробнее...

На форуме

  • Нет сообщений для показа

Реклама