Проекты Altera Quartus II для платы Марсоход2

1. Сумматор с переносом на Verilog HDL: (Язык описания аппаратуры Verilog HDL); ... фигурных скобок, и восьмибитного результата out. В этом легко убедиться если откомпилировать такой модуль в среде Altera Quartus II и посмотреть результат в RTLViewer: Проверить правильность ...; Создано 04 марта 2013
2. Счетчик в коде Грея: (Язык описания аппаратуры Verilog HDL); Давайте подумаем, как на языке Verilog можно описать счетчик в коде Грея (Gray code). Такой счетчик может нам понадобиться для реализации асинхронного FIFO. В кодах Грея соседние значения меняются только ...; Создано 12 апреля 2012
3. Преобразование кода Грея в двоичное число: (Язык описания аппаратуры Verilog HDL); ... то в его RTLViewer можно увидеть получившуюся эквивалентную схему: Для проверки правильности работы этого модуля напишем Verilog тестбенч: `timescale 1ns/1ns module test(); reg clk; initial ...; Создано 12 апреля 2012
4. О нестабильности проектов.: (Разное); Вот бывает так, что проект работает, вроде бы все нормально, но проходит время, возвращаешься к нему и находишь досадные ошибки. Сейчас речь пойдет о проекте ранее опубликованном на нашем сайте – это ...; Создано 02 февраля 2012
5. Демультиплексор: (Язык описания аппаратуры Verilog HDL); ... artus II и посмотрим, что получилось в RTLViewer: Видно декодер и 4 мультиплексора. Теперь рассмотрим второй способ описания демультиплексора - входной сигнал signal сдвигаем влево в нужную позицию (н ...; Создано 05 декабря 2011
6. Дешифратор: (Язык описания аппаратуры Verilog HDL); ... появилось еще одно ключевое слово - default. В данном случае это означает, что для всех входных code, которые не описаны отдельной строкой выход будет принимать значение 7'b1000000. RTLViewer после комп ...; Создано 01 декабря 2011
7. Декодер: (Язык описания аппаратуры Verilog HDL); ... 000; 3'd6: selector=8'b01000000; 3'd7: selector=8'b10000000; endcase end endmodule Если откомпилировать такой код с помощью Altera Quartus II и потом посмотреть netlist с помощью утилиты RTLVi ...; Создано 28 ноября 2011
8. Счетчики.: (Язык описания аппаратуры Verilog HDL); В этой статье я постараюсь рассказать про счетчики, про их описание на Verilog и их схемотехническое представление в RTLViever. Счетчики широко применяются везде, где нужно посчитать число некоторых ...; Создано 26 апреля 2011
9. Выделение момента изменения сигналов.: (Язык описания аппаратуры Verilog HDL); Вот простая задача: выделение момента изменения длительного сигнала. Я выделил ее в отдельную статью, потому, что это весьма часто используемый технический прием. Такие вещи приходится писать довольно ...; Создано 20 апреля 2011
10. Триггер: (Язык описания аппаратуры Verilog HDL); Визуальные соответствия между написанным на Verilog коде и синтезируемой в аппаратуре логикой Просто триггер (flip-flop). Это просто регистр или триггер - он запоминает входные данные со входа d и ...; Создано 20 апреля 2011
11. Немного теории: (Разное); ... смотреть, что получилось в программе Altera Quartus II RTLViewer. Как запустить RTLViewer? В среде Quartus выбирайте пункт меню Tools / Netlist Viewer / RTL Viewer. Это очень полезная вещь - смотрет ...; Создано 19 апреля 2011
12. Мультиплексор: (Язык описания аппаратуры Verilog HDL); ... простого мультиплексора 2:1 может быть использование оператора "?". reg q; always @* q = sel ? a : b; Программа RTLViewer среды Altera Quartus отображает такую конструкцию точно так же, ка ...; Создано 19 апреля 2011
13. Декодер: (Комментарии); Нет. D-триггеры получатся только если использовать чувствительный к фронту always @(posedge clk). Спасибо, разобрался, меня смутило, что "В RTLViewer результат компиляции будет выглядеть вот так: рисунок ...; Создано 01 августа 2013