Язык описания аппаратуры Verilog HDL

1. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так: reg [7:0]src; //reverse? wire [0:7]re1; ...

Создано 23 сентября 2018

2. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Intel Quartus Prime для Марсоход2RPI)

В первом проекте для платы M2RPI мы передавали данные в FPGA и обратно используя выводы Raspberry GPIO14 и GPIO15 как линии последовательного порта TxD и RxD. Как быть, если нужно передавать больший ...

Создано 17 апреля 2018

3. Симуляция АЦП в ПЛИС MAX10.

(FPGA & Verilog блог)

Есть простой способ симуляции АЦП, встроенной в ПЛИС Intel MAX10. Если сказать точнее, то существует простой способ симулировать выходные данные АЦП в среде ModelSim. Сейчас расскажу, как это сделать. ...

Создано 13 марта 2017

4. Простой генератор псевдослучайных чисел

(Проекты Intel Quartus Prime для платы Марсоход3)

Давно ничего не писал в блоге Марсохода - много всякого навалилось, всякие дела, командировка, встречи.. Вот решил восполнить пробел и сделать очень простой проект. Простые проекты ведь тоже нужны, особенно ...

Создано 14 марта 2016

5. Симуляция проекта Amber с Icarus Verilog.

(ARM System-on-Chip)

... es log file tests.log, timeout 0, test name my ARM simulation go.. Marsohod2: Hello, World! * 0 * * 1 * * 2 * * 3 * * 4 * ** VVP Stop(0) ** ** Flushing output streams. ** Current simulation time is 960856 ...

Создано 24 сентября 2012

6. Модуль приемника USB (с сигналом сброса на некоторые регистры)

(Исходный код)

//simplest low speed USB receive function module ls_usb_recv( input wire reset, //clock should be 12Mhz input wire clk, //usb BUS signals input wire dp, input ...

Создано 17 января 2011

7. Модуль приемника USB

(Исходный код)

// //simplest low speed USB receive function // module ls_usb_recv( input wire reset, //clock should be 5Mhz input wire clk, //usb BUS signals input wire dp,  ...

Создано 18 октября 2010

8. USB приемник

(Исходный код)

//простейший USB приемник написанный на VERILOG //simplest low speed USB receive function module ls_usb_recv(      //clock should be 5Mhz      input wire clk,      //usb BUS signals      input wire dp, ...

Создано 09 апреля 2010

9. Управлять Марсоходом из браузера

(Комментарии)

У меня такая же ошибка. Телефон: GT-S5360 Android: 2.3.5 нашел способ решить проблему, напиши мне на ящик Этот адрес электронной почты защищён от спам-ботов. У вас должен быть включен JavaScript для просмотра.

Создано 07 августа 2012

10. Управлять Марсоходом из браузера

(Комментарии)

У меня такая же ошибка. Телефон: GT-S5360 Android: 2.3.5

Создано 04 августа 2012

11. Управлять Марсоходом из браузера

(Комментарии)

При запуске скрипта на Python выдает ошибки java.lang.Runti meException: setParameters failed java.lang.Illeg alStateExceptio n: Webcam not streaming Телефон Sony Ericsson Xperia Active Android 2.3.4 ...

Создано 24 июля 2012

12. Ваш первый проект на Nios II

(Комментарии)

Далее генерю все, без ошибок. Открываю Run Configuration. Под шабкой он пишет The expected Stdout device name does not match the selected target byte stream device name. Без ошибок. Загружаю. На 65% загрузки ...

Создано 01 сентября 2014