FPGA блог: опыт, отладка, программирование на Verilog

МАРСОХОД

Open Source Hardware Project

1. Создание нового FPGA проекта Intel Quartus Prime с нуля: (Intel Quartus Prime); ... через несколько этапов: анализ и синтез (Analysis & Synthesis), компоновщик (Fitter), сборщик (Assembler), анализатор потребления питания (Power Analizer), временной анализатор (Timer Analizer). Статус ...; Создано 03 Ноябрь 2019
2. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3: (MIPSfpga в плате Марсоход3); ... Итак, в проекте mipsfpga_plus есть папка programs и в ней еще несколько подпапок: 00_counter 01_light_sensor 02_cache_misses 03_pipeline_bypasses 04_memtest 05_uart 06_timer_irq 07_eic 08_uart_irq ...; Создано 18 Ноябрь 2017
3. Точное измерение интервалов времени с помощью ПЛИС: (Проекты Intel Quartus Prime для платы Марсоход3); ... TEST_IMP_LENGTH = 4; localparam TEST_IMP_START = TEST_PERIOD-TEST_IMP_LENGTH; //test impulse is sent on wc1 clock reg test_impulse; reg [7:0]wc1_timer; always @( posedge wc1 or negedge wlocked ) begin ...; Создано 17 Апрель 2017
4. Проект скоростной передачи данных в ПЛИС платы Марсоход3: (Проекты Intel Quartus Prime для платы Марсоход3); ... eturn 1; // Exit with error } UCHAR LatencyTimer = 2; //our default setting is 2 ftStatus |= FT_SetLatencyTimer(ftHandle, LatencyTimer); ftStatus |= FT_SetUSBParameters(ftHandle,0x10000,0x10000 ...; Создано 01 Сентябрь 2015
5. Скоростная передача данных в плату Марсоход2: (Проекты Altera Quartus II для платы Марсоход2); ... ers ftStatus |= FT_SetChars(ftHandle, false, 0, false, 0); //Sets the read and write timeouts in milliseconds ftStatus |= FT_SetTimeouts(ftHandle, 0, 5000); //Set the latency timer (default is 16mS ...; Создано 18 Май 2014
6. FTDI2232HL Bitbang mode: (Общая информация); ... nds ftStatus |= FT_SetTimeouts(ftHandle, 0, 5000); //Set the latency timer (default is 16mS) ftStatus |= FT_SetLatencyTimer(ftHandle, 16); ftStatus |= FT_SetBitMode(ftHandle, 0x0, 0x00); //Reset contro ...; Создано 10 Апрель 2013
7. Перенос проекта Amber в среду Altera Quartus II для платы Марсоход2: (ARM System-on-Chip); ... иллюстрацию к статье): my_clocks_reset; timer_module; test_module; boot_mem32; interrupt_controller; a23_core; wishbone_arbiter; uart. Конечно загружать проект в ПЛИС еще нельзя. ...; Создано 13 Сентябрь 2012
8. Анализ исходной системы Amber ARM-compatible core.: (ARM System-on-Chip); ... peripherals, including UARTs, timers and an Ethernet MAC. Первое впечатление очень хороше. Написано на Verilog, который я изучаю. Проект кажется стабильный, проверенный в FPGA. Говорят есть ...; Создано 13 Сентябрь 2012
9. Введение в Verilog, Второй урок. Иерархия проекта.: (Комментарии); Порядок описания экземпляра модуля такой: Пишем название конкретно этого экземпляра модуля(по желанию). Если написать название модуля, то будет ошибка: Error (10170): Verilog HDL syntax error at timer.v(131) ...; Создано 01 Октябрь 2014
10. Декодер: (Комментарии); как вставлять экземпляр модуля написано вот здесь https://marsohod.org/11-blog/79-veriloglesson2; Создано 01 Октябрь 2014
11. Декодер: (Комментарии); Не подскажите, По анологии написал модуль, чтоб многократно не повторять один и тот же код. А как его подключать в другом модуле??? чтоб избежать ошибки: Error (10159): Verilog HDL error at timer.v(130): ...; Создано 01 Октябрь 2014