Язык описания аппаратуры Verilog HDL

1. Модуль USB функции

(Исходный код)

// //simplest low speed USB CORE function // module ls_usb_core( //clock should be 5Mhz input wire clk, input wire EOP, input wire [7:0]data, input wire wre, input ...

Создано 18 октября 2010

2. Простая USB функция

(Исходный код)

//простейшая функция USB написанная на языке VERILOG //дополнительно требуются USB передатчик и приемник  //simplest low speed USB CORE function module ls_usb_core(     //clock should be 5Mhz     ...

Создано 09 апреля 2010