Язык описания аппаратуры Verilog HDL

1. Модуль приемника USB

(Исходный код)

// //simplest low speed USB receive function // module ls_usb_recv( input wire reset, //clock should be 5Mhz input wire clk, //usb BUS signals input wire dp,  ...

Создано 18 Октябрь 2010