Как на языке Verilog HDL реализовать сумматор или вычитатель с переносом ? Вопрос кажется очень простым для тех, кто давно использует язык Verilog, но почему-то оказывается абсолютно непонятным для новичков ...
Эх лето, жара.. Лето почти закончилось и можно подвести некоторые итоги.
Самое главное - мы закончили цикл обучающих статей. Было всего пять уроков Verilog. И ВОТ! Теперь все пять уроков Verilog можно ...
На предыдущих уроках мы уже познакомились с типами источников сигналов, узнали как установить экземпляры разных модулей в свой модуль и как соединить их проводами. Так же мы уже рассмотрели разные арифметические ...
Раньше мы уже познакомились с постоянным назначением сигналов, оно выглядит, например, вот так:
wire a,b,c; assign c = a & b;
Постоянные назначения весьма полезны, но и они имеют недостатки. ...
Сейчас, мы уже знаем про модули, их входные и выходные сигналы и как они могут быть соединены друг с другом. На прошлом уроке я рассказал, как можно сделать многобитный сумматор. Нужно ли каждый раз, ...
Мы уже знаем, что такое модуль.
В проекте, особенно сложном, бывает много модулей, соединенных между собой. Прежде всего, нужно заметить, что в проекте всегда есть один модуль самого верхнего уровня ...
Verilog - язык описания цифровых схем. На первом уроке познакомимся с базовыми типами источников сигнала используемыми в языке.
Пожалуй было бы не плохо начать наше обсуждение с понятия сигнал (signal). ...
Подробнее...