Язык описания аппаратуры Verilog HDL

1. Сложности разработки USB хоста для проекта USBTerm.

(Проект графического терминала USBTerm)

... я менять масштаб рассматриваемых сигналов. Посмотрим, как verilog тестбенч tb_usb.v передает в шину USB два подряд пакета: ... write_cmd(16'hc080); write_cmd(16'h402D); write_cmd(16'h4000); write_cmd(16'h ...

Создано 23 февраля 2016

2. Реализация SIN и COS на Verilog

(Язык описания аппаратуры Verilog HDL)

Язык описания аппаратуры Verilog HDL очень часто используется для проектирования аппаратуры с интенсивными математическими вычислениями. Алгоритмы БПФ (Быстрое Преобразование Фурье), ДКП (Дискретное ...

Создано 22 мая 2012

3. Преобразование кода Грея в двоичное число

(Язык описания аппаратуры Verilog HDL)

... то в его RTLViewer можно увидеть получившуюся эквивалентную схему: Для проверки правильности работы этого модуля напишем Verilog тестбенч: `timescale 1ns/1ns module test(); reg clk; initial ...

Создано 12 апреля 2012

4. Тестбенч игры Теннис

(Исходный код)

//Verilog тестбенч игры "теннис для двоих" `timescale 10ns / 1ns module test; reg reset, clk; wire [7:0]char_count; wire [11:0]line_count; wire hsync; wire vsync; wire visible; //это ...

Создано 05 марта 2011