Sidebar
×
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Тэги
Altera
Verilog
ROSH 10
Управление медиацентром
трассировка сигнала
Linux
Волшебство
DisplayDuplication
MINGW
фреймбуффер
Некоторые итоги
decoder
Что такое JTAG
XMODEM
Full-step
MS Visual Studio
Фоторамка
Часть1
Подключение TFT-панелей
SignalTap
FTDI
дальномер
АЦП
плата Марсоход
FPGA Cyclone IV
Verilog HDL
ModelSim
FPGA
testbench
программатор
MBFTDI
ЛУТ
Терминал VT100
Помощь
display
хобби
100ps
bugfix
Amber
Quartus II
управление bluetooth
Altera Quartus II
UART
Модуль приемника USB
ПЛИС
dmux
Megafunction Wizard Plu-In Manager
Марсоход3bis
CPLD
кошка
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
МАРСОХОД
Open Source Hardware Project
Искать...
Программатор MBFTDI
SVF player
Драйвер Quartus II
Режим USB-to-COM
Режим BitBang
Марсоход
Проекты
MA3128
Проекты
MCY112
Проекты
Марсоход3GW
Проекты
Шилд Ethernet
Шилд разъемов
Шилд 7-ми сегментного индикатора
Марсоход2
Описание платы Марсоход2
Описание платы Марсоход2bis
Проекты
Amber ARM SoC
Шилд разъемов
Шилд 7-ми сегментного индикатора
Шилд Ethernet
Марсоход2RPI
Проекты
Результат поиска: найдено
0
объектов.
Совпадение
Все слова
Любое из слов
Точное совпадение
Порядок
Новые первыми
Старые первыми
Популярные первыми
По алфавиту
Категория
Ограничение области поиска
Категории
Контакты
Материалы
Ленты новостей
Ссылки
Комментарии
Смотрите
Главная
FPGA блог
Форум
С чего начать?
Проекты
Intel Quartus Prime
Verilog
Скачать
Магазин
О нас
Подписка
Тэги
OpenOCD
Quartus II
теннис
Wizart
пила
Bootloader
Улучшенный проект
Частотомер
Microsoft
платы
Verilog на русском
Музыка
FPGA
SL4A
Cyclone IV
Марсоход3
автомат Мура
10M02
компиляция ядра
GtkWave
схемы в Quartus II
HSYNC
АЛЬТЕРА
SVF Player
ПЛИС
FTDI
Altera
Marsohod2
Cyclone III
Атлантис
FT4232
амплитудная модуляция
демультиплексор
SVFPlayer
сумматор
Еще о метастабильности
JTAG
плата Марсоход
Build
Немного теории
driver
Xilinx
PSRAM
iverilog
датчик
Симуляция проекта
усилитель
7-segment
Frambuffer
меандр
Комментарии
Введение в Verilog, Четвертый урок. Поведенческие блоки.
Андрей_С.
30.09.2023 22:56
А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...
Подробнее...
Плата Марсоход3GW (Gowin)
afad
07.09.2023 17:51
Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
07.09.2023 05:46
Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...
Подробнее...
Передаем Ethernet-пакет
umarsohod
06.09.2023 11:41
Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...
Подробнее...
Передаем Ethernet-пакет
Dmitriy D
06.09.2023 08:49
Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...
Подробнее...
На форуме
Нет сообщений для показа
Реклама
Подробнее...