МАРСОХОД

Open Source Hardware Project

Результат поиска: найдено 62 объектов.

Поиск:
Искать только в:

Страница 1 из 4

1. Язык описания аппаратуры Verilog HDL
(Категория)
Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...
Создано
2. Исходный код
(Категория)
Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов.  ...
Создано
3. FPGA & Verilog блог
(Категория)
FPGA & Verilog Блог САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL и кое-что про VHDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, ...
Создано
4. Цветомузыка в FPGA
(Проекты Altera Quartus Prime для платы Марсоход3)
... светодиодной RGB ленте и этой лентой управляет модуль colorsRGB. Модули colorsRGB, pwm, fir_filter и некоторые другие написаны на Verilog HDL. Должен сказать, что канал низких частот был пожалуй самым ...
Создано 30 Декабрь 2018
5. Цифровой КИХ фильтр на Verilog для цветомузыки
(Разное)
... языке Verilog HDL: `timescale 1ns/1ps module fir_filter(     input wire nreset,     input wire clk, //idata12 sampling frequency     input wire [11:0]idata12, //samples ...
Создано 24 Декабрь 2018
6. Yosys Open SYnthesis Suite
(Разное)
Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа ...
Создано 14 Октябрь 2018
7. Разворот бит в шине на Verilog
(Язык описания аппаратуры Verilog HDL)
Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так: reg [7:0]src; //reverse? wire [0:7]re1; ...
Создано 23 Сентябрь 2018
8. Астротрекер
(Проекты Altera Quartus II для платы Марсоход)
... сторону и с нужной скоростью. Это сделано для того, чтобы упростить ночные действия. Ночью-то не особенно видно что делаешь, как делаешь. Сам модуль управления двигателем написан на Verilog HDL. Там ...
Создано 18 Август 2018
9. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Altera Quartus Prime для Марсоход2RPI)
... записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data = ; wire gpio_clk; assign gpio_clk = GPIO4; reg [15:0]r_input_data; always @( negedge ...
Создано 17 Апрель 2018
10. Отладка программ в MIPSfpga
(MIPSfpga в плате Марсоход3)
...  => Verilog HDL Input. Здесь нужно добавить определение для MFP_EJTAG_DEBUGGER = 1. Вот так: Теперь перекомпилируем проект. 2) Подключение платы Марсоход3 к компьютеру. Тут есть важный нюанс. Отладк ...
Создано 18 Март 2018
11. Радиопередатчик с фазовой модуляцией
(Проекты Altera Quartus Prime для платы Марсоход3)
... нужный сдвиг фазы PLL сразу после приема выборки аудио сигнала. Вообще, весь модуль довольно прост и написан на Verilog HDL: module top(   input wire CLK100MHZ,   input wire key0,   ...
Создано 04 Май 2017
12. Точное измерение интервалов времени с помощью ПЛИС
(Проекты Altera Quartus Prime для платы Марсоход3)
... ПЛИС MAX10, однако его можно адаптировать для других ПЛИС. Проект написан на Verilog HDL и компилируется в среде Intel Quartus Prime Lite Edition. Далее подробней о проекте. В проекте имеется PLL, ...
Создано 17 Апрель 2017
13. Симуляция АЦП в ПЛИС MAX10.
(FPGA & Verilog блог)
...  проект, который использует АЦП ПЛИС на плате Марсоход3,  может выглядеть вот так (Verilog HDL): module top(   input wire CLK100MHZ,   output reg [7:0]LED ); wire clk2MHz; wire clk_locked ...
Создано 13 Март 2017
14. КИХ фильтр на Verilog
(Разное)
В этой статье я хочу рассказать о своих экспериментах по созданию простого параметрического цифрового КИХ фильтра на Verilog HDL. До сегодняшнего дня я старался избегать тем цифровой обработки сигналов ...
Создано 25 Апрель 2016
15. Простой генератор псевдослучайных чисел
(Проекты Altera Quartus Prime для платы Марсоход3)
... операцией исключающего ИЛИ (XOR). Написать такое на языке описания аппаратуры Verilog HDL - очень просто:  module lfsr(   input wire rst,   input wire clk,   input wire enable, ...
Создано 14 Март 2016
16. Verilog State Machine Framework
(Проекты Altera Quartus Prime для платы Марсоход3)
... но скорее демонстрация идеи. VSMF - это такая даже не библиотека, а набор макросов для упрощенного описания машин состояния на языке Verilog HDL. Не знаю кому как, но мне бывает трудно описать машину ...
Создано 24 Октябрь 2015
17. Фотографирование: пульт дистанционного управления к Canon EOS 650D
(Проекты Altera Quartus II для платы Марсоход)
... варианты пока не заработает. Я написал модуль на Verilog HDL, ну и tesbench в придачу, чтоб быть уверенным, что все сделано правильно. Вот модуль Verilog: module canon_rc6(   input wire clk, ...
Создано 28 Сентябрь 2015
18. АМ радиопередатчик
(Проекты Altera Quartus II для платы Марсоход2)
... (можно кликнуть на картинку, чтобы посмотреть в увеличенном виде): Вот сам модуль амплитудного модулятора написан на языке Verilog HDL: module am_modulator(   input wire clk,   input ...
Создано 13 Апрель 2015
19. Несколько советов по Altera Quartus II
(Разное)
... контакты микросхемы. Именно поэтому важно знать, что есть модуль вернего уровня. Модуль верхнего уровня включает в себя все остальные модули. Он может быть написан как на языке Verilog HDL / VHDL или быть ...
Создано 27 Январь 2015
20. Web Server в плате Марсоход2 с Ethernet шилдом.
(Проекты Altera Quartus II для платы Марсоход2)
... сетевое устройство имеет шесть байт аппаратного адреса MAC и 4 байта адреса TCP/IP. В моем проекте MAC адрес и IP адрес платы задается прямо в модуле pkt_reader на писанном на языке Verilog HDL: localparam ...
Создано 05 Январь 2015
ВКонтакте  facebook  GitHub  YouTube  Twitter
Вы здесь: Начало