МАРСОХОД

Open Source Hardware Project

Результат поиска: найдено 62 объектов.

Поиск:
Искать только в:

Страница 1 из 4

1. Язык описания аппаратуры Verilog HDL
(Категория)
Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...
Создано
2. Исходный код
(Категория)
Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов.  ...
Создано
3. FPGA & CPLD блог
(Категория)
FPGA & CPLD Блог САПР Altera Quartus II / Quartus Prime, язык Verilog HDL, ПЛИС Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, Марсоход3.  ...
Создано
4. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Altera Quartus Prime для Марсоход2RPI)
...  Теперь о проекте в FPGA. Есть 16 входных GPIO из Raspberry Pi3 и сигналы на этих контактах записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data ...
Создано 17 Апрель 2018
5. Отладка программ в MIPSfpga
(MIPSfpga в плате Марсоход3)
...  => Verilog HDL Input. Здесь нужно добавить определение для MFP_EJTAG_DEBUGGER = 1. Вот так: Теперь перекомпилируем проект. 2) Подключение платы Марсоход3 к компьютеру. Тут есть важный нюанс. Отладк ...
Создано 18 Март 2018
6. Радиопередатчик с фазовой модуляцией
(Проекты Altera Quartus Prime для платы Марсоход3)
... нужный сдвиг фазы PLL сразу после приема выборки аудио сигнала. Вообще, весь модуль довольно прост и написан на Verilog HDL: module top(   input wire CLK100MHZ,   input wire key0,   ...
Создано 04 Май 2017
7. Точное измерение интервалов времени с помощью ПЛИС
(Проекты Altera Quartus Prime для платы Марсоход3)
... ПЛИС MAX10, однако его можно адаптировать для других ПЛИС. Проект написан на Verilog HDL и компилируется в среде Intel Quartus Prime Lite Edition. Далее подробней о проекте. В проекте имеется PLL, ...
Создано 17 Апрель 2017
8. Симуляция АЦП в ПЛИС MAX10.
(FPGA & CPLD блог)
...  проект, который использует АЦП ПЛИС на плате Марсоход3,  может выглядеть вот так (Verilog HDL): module top(   input wire CLK100MHZ,   output reg [7:0]LED ); wire clk2MHz; wire clk_locked ...
Создано 13 Март 2017
9. КИХ фильтр на Verilog
(Разное)
В этой статье я хочу рассказать о своих экспериментах по созданию простого параметрического цифрового КИХ фильтра на Verilog HDL. До сегодняшнего дня я старался избегать тем цифровой обработки сигналов ...
Создано 25 Апрель 2016
10. Простой генератор псевдослучайных чисел
(Проекты Altera Quartus Prime для платы Марсоход3)
... операцией исключающего ИЛИ (XOR). Написать такое на языке описания аппаратуры Verilog HDL - очень просто:  module lfsr(   input wire rst,   input wire clk,   input wire enable, ...
Создано 14 Март 2016
11. Verilog State Machine Framework
(Проекты Altera Quartus Prime для платы Марсоход3)
... но скорее демонстрация идеи. VSMF - это такая даже не библиотека, а набор макросов для упрощенного описания машин состояния на языке Verilog HDL. Не знаю кому как, но мне бывает трудно описать машину ...
Создано 24 Октябрь 2015
12. Фотографирование: пульт дистанционного управления к Canon EOS 650D
(Проекты Altera Quartus II для платы Марсоход)
... варианты пока не заработает. Я написал модуль на Verilog HDL, ну и tesbench в придачу, чтоб быть уверенным, что все сделано правильно. Вот модуль Verilog: module canon_rc6(   input wire clk, ...
Создано 28 Сентябрь 2015
13. АМ радиопередатчик
(Проекты Altera Quartus II для платы Марсоход2)
... (можно кликнуть на картинку, чтобы посмотреть в увеличенном виде): Вот сам модуль амплитудного модулятора написан на языке Verilog HDL: module am_modulator(   input wire clk,   input ...
Создано 13 Апрель 2015
14. Несколько советов по Altera Quartus II
(Разное)
... контакты микросхемы. Именно поэтому важно знать, что есть модуль вернего уровня. Модуль верхнего уровня включает в себя все остальные модули. Он может быть написан как на языке Verilog HDL / VHDL или быть ...
Создано 27 Январь 2015
15. Web Server в плате Марсоход2 с Ethernet шилдом.
(Проекты Altera Quartus II для платы Марсоход2)
... сетевое устройство имеет шесть байт аппаратного адреса MAC и 4 байта адреса TCP/IP. В моем проекте MAC адрес и IP адрес платы задается прямо в модуле pkt_reader на писанном на языке Verilog HDL: localparam ...
Создано 05 Январь 2015
16. Симуляция SDRAM контроллера в ModelSim
(Разное)
... mixed language support. То есть, невозможно просто симулировать проекты содержащие модули одновременно и на Verilog HDL и на VHDL. Если я хочу симулировать SDRAM контроллер написаный на VHDL, а модель ...
Создано 16 Ноябрь 2014
17. Игра Жизнь внутри ПЛИС
(Проекты Altera Quartus II для платы Марсоход2)
... игры «жизнь» для ПЛИС на Verilog HDL. Меня заинтересовала эта игра тем, что в некотором роде на этой модели я могу попытаться реализовать эдакий «суперпроцессор». Это как раз задача ...
Создано 04 Сентябрь 2014
18. Интерфейс Verilog VPI
(Разное)
... проектов Verilog HDL. На первый взгляд может показаться, что этот интерфейс дает возможность писать код для ПЛИС на языке C, но это не так. VPI не позволяет делать синтезируемый для ПЛИС код. Еще раз ...
Создано 24 Январь 2014
19. Архитектура ПЛИС (FPGA)
(Разное)
... и ассемблер) – это, возможно, самая сложная часть всей ПЛИС технологии. Компилятор должен проанализировать пользовательский проект (схемы и текстовые описания на Verilog HDL или VHDL ) и сгенерировать ...
Создано 20 Январь 2014
20. Эффект Эхо
(Проекты Altera Quartus II для платы Марсоход2)
... Quartus II: Модуль сумматора “adder” реализован на Verilog HDL. Он конечно не только суммирует. ФИФО для задержки звука у меня довольно длинное. Тут у меня 8 последовательных компонентов ...
Создано 30 Декабрь 2013
facebook  GitHub  YouTube  Twitter
Вы здесь: Начало