Sidebar

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект МА3128
    • Проект MCY112
    • Проект Марсоход3GW
    • Проект Марсоход2
      • Amber ARM SoCAmber ARM SoC
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Тэги

D-триггер Value Change Dump File SignalTap Телескоп Altera Altera Quartus II USB анализатор WebServer HTTP-GET debug FTDI dmux MBFTDI decoder ПЛИС testbench opencores AMBER SoC Плата Марсоход Verilog HDL Android IR Control АЦП Тест SDRAM или Фреймбуффер2 MIDI-синтезатор SL4A Altera RTLViewer триггер Quartus II Новогодняя елка 2017! JTAG MAX10 машинка flip-flop Verilog шаговый двигатель Software Defined Radio тарелка UsbBlaster Частотомер FPGA Модуль USB функции Цветомузыка в FPGA branch Serial Марсоход3GW фреймбуффер пила схема программатора ПИ-Гаджет

Комментарии

  • Введение в Verilog, Четвертый урок. Поведенческие блоки.

    Андрей_С. 30.09.2023 22:56
    А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...

    Подробнее...

     
  • Плата Марсоход3GW (Gowin)

    afad 07.09.2023 17:51
    Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    Dmitriy D 07.09.2023 05:46
    Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    umarsohod 06.09.2023 11:41
    Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    Dmitriy D 06.09.2023 08:49
    Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...

    Подробнее...

На форуме

  • Нет сообщений для показа
МАРСОХОД

Open Source Hardware Project

  • Программатор MBFTDI
    • SVF player
    • Драйвер Quartus II
    • Режим USB-to-COM
    • Режим BitBang
  • Марсоход
    • Проекты
  • MA3128
    • Проекты
  • MCY112
    • Проекты
  • Марсоход3GW
    • Проекты
    • Шилд Ethernet
    • Шилд разъемов
    • Шилд 7-ми сегментного индикатора
  • Марсоход2
    • Описание платы Марсоход2
    • Описание платы Марсоход2bis
    • Проекты
    • Amber ARM SoCAmber ARM SoC
    • Шилд разъемов
    • Шилд 7-ми сегментного индикатора
    • Шилд Ethernet
  • Марсоход2RPI
    • Проекты

ARM System-on-Chip

Результат поиска: найдено 62 объектов.

Совпадение
Ограничение области поиска
1. Язык описания аппаратуры Verilog HDL ...
(Категория)
Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...
Создано 30 ноября -0001
2. Исходный код
(Категория)
Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов.  ...
Создано 30 ноября -0001
3. FPGA & Verilog блог
(Категория)
FPGA & Verilog Блог САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL и кое-что про VHDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, Марсоход3. ...
Создано 21 декабря 2014
4. Сумматор с переносом на Verilog HDL ...
(Язык описания аппаратуры Verilog HDL)
Как на языке Verilog HDL реализовать сумматор или вычитатель с переносом ? Вопрос кажется очень простым для тех, кто давно использует язык Verilog, но почему-то оказывается абсолютно непонятным для новичков ...
Создано 04 марта 2013
5. Verilog HDL, Часть 1, главы 1.1 и 1.2 ...
(Разное)
Как я и обещал ранее, я начал перевод некоторых глав из книги Samir Palnitkar, "Verilog HDL, A Guide to Digital Design and Synthesis". Это вольный перевод, так как я не являюсь профессиональным переводчиком ...
Создано 16 марта 2010
6. Плата разработчика MCY316 на базе FPGA Altera Cyclone III
(FPGA & Verilog блог)
... посмотреть на гитхаб https://github.com/marsohod4you/MCY316 Язык программирования используемый в проектах - Verilog HDL. Компилировать проекты можно в среде САПР Altera Quartus Web Edition v13.1 Скачать ...
Создано 02 сентября 2023
7. Захват данных из АЦП платы Марсоход3GW
(Проекты для Марсоход3GW (Gowin))
... нам 8ми битные выборки на частоте до 20МГц. Первый эксперимент, который я сделаю - выведу данные из АЦП просто на 8 светодиодов платы. Сделать это в программе Verilog HDL очень просто. Для этого нужно ...
Создано 27 мая 2023
8. OSS CAD Suite для микросхем Gowin и платы Марсоход3GW
(Проекты для Марсоход3GW (Gowin))
...  синтезируется и размещается в FPGA, возьмёт ли его CAD Suite? 6. Для сборки проекта нам нужно выполнить три последовательные шага: синтез (конвертация проекта из языка высокого уровня Verilog HD ...
Создано 14 мая 2023
9. Двоичный счетчик для платы Marsohod3GW
(Проекты для Марсоход3GW (Gowin))
... FPGA Designer. На видео выше показано, как делается сборка проекта и загрузка ПЛИС и показано, что двоичный счётчик работает!  Я написал программу на Verilog HDL и тут, понятное дело, никаких отличий ...
Создано 13 мая 2023
10. Плата Марсоход3GW (Gowin)
(FPGA & Verilog блог)
... проект на гитхабе OSS CAD Suite: https://github.com/YosysHQ/oss-cad-suite-build . Это набор утилит начиная от Verilog HDL синтезатора Yosys, до инструмента Place&Route nextpnr и упаковщика битстрима и ...
Создано 11 мая 2023
11. Управление четырьмя шаговыми двигателями из Raspberry через плату MA3128
(Проекты для платы MA3128)
... возможно они не будут мешать друг другу. Модуль верхнего уровня для ПЛИС написан на Verilog HDL: module max( input wire CLK, input wire CLK2, output wire [7:0]LED, input wire [1:0]KEY, output ...
Создано 22 января 2023
12. Двоичный счетчик на плате MA3128
(Проекты для платы MA3128)
... репозитория на github: https://github.com/marsohod4you/MA3128 Главный модуль двоичного счетчика для платы MA3128 написан на Verilog HDL. Тут всё просто: module max(   input wire CLK,   input wire ...
Создано 15 января 2023
13. Процессор языка Forth в FPGA
(Проекты Quartus Prime для M02mini)
... компактности. Ядро процессора занимает меньше 150 строк кода на Verilog HDL: `include "common.h" module j1( input wire clk, input wire resetq, output wire io_wr, output wire [15:0] mem_addr, outpu ...
Создано 06 октября 2020
14. Шифровальная машина Энигма М3 в FPGA
(Проекты Quartus Prime для M02mini)
... t. По логике тогда у модуля verilog должно быть всего 26 inout для сигналов слева и 26 inout для сигналов справа. Но это будет как-то громоздко при описании. Вот код на verilog HDL, который сделал я: mod ...
Создано 27 сентября 2020
15. USB хост контроллер с двумя портами для мыши и клавиатуры
(Проекты Intel Quartus Prime для платы Марсоход3)
... использую простейший модуль switcher. Модуль switcher написан на Verilog HDL и просто коммутирует сигналы чтения rd, записи wr, готовности данных и сами данные от двух экземпляров хост контроллера ...
Создано 26 апреля 2020
16. USB хост контроллер
(Проекты Intel Quartus Prime для платы Марсоход3)
... и программный: USB хост контроллер выполнен в среде Intel Quartus Prime Lite, топ модуль в виде схемы, остальные модули - это Verilog HDL; Программа управления, написана на C/C++ в среде Visual Studio. ...
Создано 05 марта 2020
17. Реверс инжиниринг микросхемы RGB светодиода WS2812B
(Проекты Altera Quartus II для платы Марсоход)
... формируются Широтно-Импульсно Модулированные сигналы для светодиодов R-G-B. Код Verilog HDL, который описывает всю эту логику может выглядеть вот так: `timescale 1ns / 1ns module WS2812B( input ...
Создано 31 декабря 2019
18. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator
(ARM System-on-Chip)
Поскольку я начал изучать этот очень быстрый симулятор Verilog HDL - Verilator, то подумал, мне, чтобы лучше понять и освоить его нужен конкретный проект. Но ведь у меня их много! Почему бы мне не попробовать ...
Создано 06 декабря 2019
19. Verilator
(FPGA & Verilog блог)
Я уже писал про симуляцию Verilog HDL проектов в ModelSim и с помощью Icarus Verilog. Однако, конечно, существуют и другие средства. Один из самых быстрых симуляторов, и к тому же свободный и бесплатный, ...
Создано 26 ноября 2019
20. Создание нового FPGA проекта Intel Quartus Prime с нуля
(Intel Quartus Prime)
... File -> New и появляется окно, где мы выбираем типр создаваемого файла. Можно создавать проект в виде схемы, може сделать VHDL описание проекта. Я предпочитаю создавать Verilog HDL файлы. Нажимаю OK и ...
Создано 03 ноября 2019
  • В начало
  • Назад
  • 1
  • 2
  • 3
  • 4
  • Вперёд
  • В конец

Смотрите

  • Главная
  • FPGA блог
  • Форум
  • С чего начать?
  • Проекты
    • Проект Марсоход
    • Проект МА3128
    • Проект MCY112
    • Проект Марсоход3GW
    • Проект Марсоход2
      • Amber ARM SoCAmber ARM SoC
    • Проект Марсоход2RPI
    • Проект Марсоход3
    • Проект M02mini
    • Примеры программ
  • Intel Quartus Prime
  • Verilog
  • Скачать
  • Магазин
  • О нас

Подписка

feed1

Тэги

DETFF делитель частоты Serial Quartus Prime цветомузыка тестбенч синхронное FIFO more then moore Verilog примеры Verilog Verilog на русском Altera FPGA конкурс Quaruts II 3D дисплей Quartus II project борьба LEDs Последовательный порт Passive Serial SignalTap Дэвид М Харрис и Сара Л Харрис python Марсоход до-ре-ми HSYNC модуль на Verilog MAX II button Python Marsohod2 Quartus II Амплитудная модуляция HDMI Delta-Sigma DAC RS-232 Mobile Phone OSS CAD Suite Марсоход3 Волк-Коза-Капуста первый вариант гитара Verilog HDL Зависимости SPI FLASH SL4A Raspberry Pi3

Комментарии

  • Введение в Verilog, Четвертый урок. Поведенческие блоки.

    Андрей_С. 30.09.2023 22:56
    А что Вы подразумеваете под термином "цепи из комбинаторной логики"? Может быть всё же из "комбинационной ...

    Подробнее...

     
  • Плата Марсоход3GW (Gowin)

    afad 07.09.2023 17:51
    Вопрос по схеме. В документации (документ UG803) указывается, что вывод VCCIO3 (pin.12) это вывод ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    Dmitriy D 07.09.2023 05:46
    Спасибо за ответ и за вашу статью. По описанию вручную получилось посчитать эту контрольную сумму ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    umarsohod 06.09.2023 11:41
    Я эту сумму не считал, а взял из готового пакета. Это, кстати, в статье написано. Если спросить гугл ...

    Подробнее...

     
  • Передаем Ethernet-пакет

    Dmitriy D 06.09.2023 08:49
    Здравствуйте, подскажите как в модуле "c64x8" получилась такая контрольная сумма: 6'h20: q = 8'hb8; 6'h21 ...

    Подробнее...

На форуме

  • Нет сообщений для показа

Реклама