МАРСОХОД

Open Source Hardware Project

Результат поиска: найдено 102 объектов.

Поиск:
Искать только в:

Страница 1 из 6

1. Язык описания аппаратуры Verilog HDL
(Категория)
Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...
Создано
2. Исходный код
(Категория)
Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов.  ...
Создано
3. MIPSfpga в плате Марсоход3
(Категория)
MIPSfpga - это пакет, который содержит процессорное ядро в исходных текстах на Verilog, которое можно собирать и запускать в FPGA. MIPSfpga - это набор тестовых программ, которые запускаются на процессорном ...
Создано
4. FPGA & CPLD блог
(Категория)
FPGA & CPLD Блог САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, Марсоход3.  ...
Создано
5. Yosys Open SYnthesis Suite
(Разное)
Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа ...
Создано 14 Октябрь 2018
6. Разворот бит в шине на Verilog
(Язык описания аппаратуры Verilog HDL)
... .in(src), // module signals     .out(re4)   ); Есть еще один вариант - использовать SystemVerilog Streaming Operator. wire [7:0]re5; assign re5 = }; Это замечательно работает, ...
Создано 23 Сентябрь 2018
7. Modelsim под Windows и Verilog VPI
(Разное)
Когда-то давно я написал статью "Интерфейс Verilog VPI". В ней рассказывалось, как во время симуляции проекта Verilog вызывать функции пользовательской библиотеки, написанной на языке C. В статье использовался ...
Создано 18 Сентябрь 2018
8. Как вернуть скрипту результат симуляции Verilog?
(Разное)
Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...
Создано 11 Сентябрь 2018
9. Астротрекер
(Проекты Altera Quartus II для платы Марсоход)
... сторону и с нужной скоростью. Это сделано для того, чтобы упростить ночные действия. Ночью-то не особенно видно что делаешь, как делаешь. Сам модуль управления двигателем написан на Verilog HDL. Там ...
Создано 18 Август 2018
10. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Altera Quartus Prime для Марсоход2RPI)
... записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data = ; wire gpio_clk; assign gpio_clk = GPIO4; reg [15:0]r_input_data; always @( negedge ...
Создано 17 Апрель 2018
11. Отладка программ в MIPSfpga
(MIPSfpga в плате Марсоход3)
...  => Verilog HDL Input. Здесь нужно добавить определение для MFP_EJTAG_DEBUGGER = 1. Вот так: Теперь перекомпилируем проект. 2) Подключение платы Марсоход3 к компьютеру. Тут есть важный нюанс. Отладк ...
Создано 18 Март 2018
12. Майнер с алгоритмом Blake
(Проекты Altera Quartus Prime для платы Марсоход3)
... Марсоход3 убедитесь, что выбрана ревизия проекта blake_max10. Компилируйте его: В проекте установлен verilog параметр LOCAL_MINERS=1. Это число определяет сколько вычислителей мы собираемся впихнуть ...
Создано 04 Март 2018
13. Первый проект для платы Марсоход2RPI
(Проекты Altera Quartus Prime для Марсоход2RPI)
... https://github.com/marsohod4you/m2rpi_first Топ модуль проекта напишем на Verilog. В нем будет описан сам модуль и его сигналы: входной сигнал OSC из генератора 100МГц на плате, три кнопки [2:0]KEY, ...
Создано 26 Ноябрь 2017
14. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3
(MIPSfpga в плате Марсоход3)
... тся для функциональной симуляции с помощью Icarus Verilog или ModelSim. Программа принимает байт из последовательного порта, отображает его на светодиодах и семисегментном индикаторе и отправляет его ...
Создано 18 Ноябрь 2017
15. Проект MIPSfpga
(MIPSfpga в плате Марсоход3)
... FPGA плат и скрипты тестирования и симуляции на http://github.com/MIPSfpga/mipsfpga-plus. 2) Нужно адаптировать Verilog проект mipsfpga-plus для платы Марсоход3, этим я уже занимаюсь. Проект mipsfpga-plus ...
Создано 07 Ноябрь 2017
16. Радиопередатчик с фазовой модуляцией
(Проекты Altera Quartus Prime для платы Марсоход3)
... нужный сдвиг фазы PLL сразу после приема выборки аудио сигнала. Вообще, весь модуль довольно прост и написан на Verilog HDL: module top(   input wire CLK100MHZ,   input wire key0,   ...
Создано 04 Май 2017
17. Дополнение к проекту измерителя временных задержек
(Разное)
...  это работает, теперь не нужно выбирать странные частоты, а можно просто поставить 100МГц, но Fvco будет 1300MHz. При этом разрешение по фазе получается 96,15 пикосекунд. 2) Исправил баг в Verilog программе ...
Создано 19 Апрель 2017
18. Точное измерение интервалов времени с помощью ПЛИС
(Проекты Altera Quartus Prime для платы Марсоход3)
... ПЛИС MAX10, однако его можно адаптировать для других ПЛИС. Проект написан на Verilog HDL и компилируется в среде Intel Quartus Prime Lite Edition. Далее подробней о проекте. В проекте имеется PLL, ...
Создано 17 Апрель 2017
19. Динамический сдвиг фазы частоты с PLL
(Разное)
... о уровня проекта я написал на Verilog: module top(   input wire KEY0,   input wire KEY1,   input wire CLK100MHZ,   inout wire [19:0]IO,   output wire [7:0]LED ); wire wc ...
Создано 13 Апрель 2017
20. Симуляция АЦП в ПЛИС MAX10.
(FPGA & CPLD блог)
...  проект, который использует АЦП ПЛИС на плате Марсоход3,  может выглядеть вот так (Verilog HDL): module top(   input wire CLK100MHZ,   output reg [7:0]LED ); wire clk2MHz; wire clk_locked ...
Создано 13 Март 2017
ВКонтакте  facebook  GitHub  YouTube  Twitter
Вы здесь: Начало Статьи о разном