Язык описания аппаратуры Verilog HDL

1. Язык описания аппаратуры Verilog HDL

(Категория)

Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...

Создано

2. Исходный код

(Категория)

Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов.  ...

Создано

3. MIPSfpga в плате Марсоход3

(Категория)

MIPSfpga - это пакет, который содержит процессорное ядро в исходных текстах на Verilog, которое можно собирать и запускать в FPGA. MIPSfpga - это набор тестовых программ, которые запускаются на процессорном ...

Создано

4. FPGA & Verilog блог

(Категория)

FPGA & Verilog Блог САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL и кое-что про VHDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, ...

Создано

5. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog

(FPGA & Verilog блог)

... двигателями из платы Марсоход. Здесь в этой статье я расскажу, как управлять именно этим 28byj-48 в полнофазном (full step) и полуфазном (half step) режиме. Напишем программу управления на Verilog HDL. ...

Создано 01 Апрель 2019

6. Цветомузыка в FPGA

(Проекты Altera Quartus Prime для платы Марсоход3)

... светодиодной RGB ленте и этой лентой управляет модуль colorsRGB. Модули colorsRGB, pwm, fir_filter и некоторые другие написаны на Verilog HDL. Должен сказать, что канал низких частот был пожалуй самым ...

Создано 30 Декабрь 2018

7. Управление светодиодной лентой

(Проекты Altera Quartus Prime для платы Марсоход3)

... некоторое время. Тактовая частота на ленту 2,4МГц. Соответственно один бит передается 1,25 микросекунды. Пауза по активации пикселей 50 микросекунд или больше. Сделаю такой Verilog модуль: `timescale ...

Создано 25 Декабрь 2018

8. Цифровой КИХ фильтр на Verilog для цветомузыки

(Разное)

... потребовать дополнительной платной лицензии. Это не наш путь. Попробую пойти другим путем, написать на Verilog свой собственный цифровой фильтр. Если вы следите за нашим блогом, то увидите, что у меня ...

Создано 24 Декабрь 2018

9. Yosys Open SYnthesis Suite

(Разное)

Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа ...

Создано 14 Октябрь 2018

10. Разворот бит в шине на Verilog

(Язык описания аппаратуры Verilog HDL)

... .in(src), // module signals     .out(re4)   ); Есть еще один вариант - использовать SystemVerilog Streaming Operator. wire [7:0]re5; assign re5 = }; Это замечательно работает, ...

Создано 23 Сентябрь 2018

11. Modelsim под Windows и Verilog VPI

(Разное)

Когда-то давно я написал статью "Интерфейс Verilog VPI". В ней рассказывалось, как во время симуляции проекта Verilog вызывать функции пользовательской библиотеки, написанной на языке C. В статье использовался ...

Создано 18 Сентябрь 2018

12. Как вернуть скрипту результат симуляции Verilog?

(Разное)

Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...

Создано 11 Сентябрь 2018

13. Астротрекер

(Проекты Altera Quartus II для платы Марсоход)

... сторону и с нужной скоростью. Это сделано для того, чтобы упростить ночные действия. Ночью-то не особенно видно что делаешь, как делаешь. Сам модуль управления двигателем написан на Verilog HDL. Там ...

Создано 18 Август 2018

14. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI

(Проекты Altera Quartus Prime для Марсоход2RPI)

... записываются в регистр по спадающему фронту (Verilog HDL): wire [15:0]w_input_data; assign w_input_data = ; wire gpio_clk; assign gpio_clk = GPIO4; reg [15:0]r_input_data; always @( negedge ...

Создано 17 Апрель 2018

15. Отладка программ в MIPSfpga

(MIPSfpga в плате Марсоход3)

...  => Verilog HDL Input. Здесь нужно добавить определение для MFP_EJTAG_DEBUGGER = 1. Вот так: Теперь перекомпилируем проект. 2) Подключение платы Марсоход3 к компьютеру. Тут есть важный нюанс. Отладк ...

Создано 18 Март 2018

16. Майнер с алгоритмом Blake

(Проекты Altera Quartus Prime для платы Марсоход3)

... Марсоход3 убедитесь, что выбрана ревизия проекта blake_max10. Компилируйте его: В проекте установлен verilog параметр LOCAL_MINERS=1. Это число определяет сколько вычислителей мы собираемся впихнуть ...

Создано 04 Март 2018

17. Первый проект для платы Марсоход2RPI

(Проекты Altera Quartus Prime для Марсоход2RPI)

... https://github.com/marsohod4you/m2rpi_first Топ модуль проекта напишем на Verilog. В нем будет описан сам модуль и его сигналы: входной сигнал OSC из генератора 100МГц на плате, три кнопки [2:0]KEY, ...

Создано 26 Ноябрь 2017

18. Запуск тестовых программ в SoC MIPSfpga на плате Марсоход3

(MIPSfpga в плате Марсоход3)

... тся для функциональной симуляции с помощью Icarus Verilog или ModelSim. Программа принимает байт из последовательного порта, отображает его на светодиодах и семисегментном индикаторе и отправляет его ...

Создано 18 Ноябрь 2017

19. Проект MIPSfpga

(MIPSfpga в плате Марсоход3)

... FPGA плат и скрипты тестирования и симуляции на http://github.com/MIPSfpga/mipsfpga-plus. 2) Нужно адаптировать Verilog проект mipsfpga-plus для платы Марсоход3, этим я уже занимаюсь. Проект mipsfpga-plus ...

Создано 07 Ноябрь 2017

20. Радиопередатчик с фазовой модуляцией

(Проекты Altera Quartus Prime для платы Марсоход3)

... нужный сдвиг фазы PLL сразу после приема выборки аудио сигнала. Вообще, весь модуль довольно прост и написан на Verilog HDL: module top(   input wire CLK100MHZ,   input wire key0,   ...

Создано 04 Май 2017