Проекты Altera Quartus II для платы Марсоход2

1. Язык описания аппаратуры Verilog HDL ...: (Категория); Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...; Создано 30 ноября -0001
2. Исходный код: (Категория); Некоторые статьи ссылаются на исходный код. Это могут быть программы на Verilog HDL, C/C++, Python и прочие. Этот раздел представляет несколько избранных исходных текстов. ...; Создано 30 ноября -0001
3. MIPSfpga в плате Марсоход3: (Категория); MIPSfpga - это пакет, который содержит процессорное ядро в исходных текстах на Verilog, которое можно собирать и запускать в FPGA. MIPSfpga - это набор тестовых программ, которые запускаются на процессорном ...; Создано 07 ноября 2017
4. FPGA & Verilog блог ...: (Категория); FPGA & Verilog Блог САПР Altera Quartus II / Intel Quartus Prime, язык Verilog HDL и кое-что про VHDL, FPGA Cyclone III, Cyclone IV, MAX II, MAX10. Платы разработчика серии Марсоход, Марсоход2, Марсоход3. ...; Создано 21 декабря 2014
5. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog ...: (FPGA & Verilog блог); ... двигателями из платы Марсоход. Здесь в этой статье я расскажу, как управлять именно этим 28byj-48 в полнофазном (full step) и полуфазном (half step) режиме. Напишем программу управления на Verilog HDL. ...; Создано 01 апреля 2019
6. Цифровой КИХ фильтр на Verilog для цветомузыки ...: (Разное); ... дополнительной платной лицензии. Это не наш путь. Попробую пойти другим путем, написать на Verilog свой собственный цифровой фильтр. Если вы следите за нашим блогом, то увидите, что у меня уже была статья ...; Создано 24 декабря 2018
7. Разворот бит в шине на Verilog ...: (Язык описания аппаратуры Verilog HDL); Казалось бы простая задача: как развернуть биты в шине так, чтоб младший бит стал старшим, а старший самым младшим? Первое, что приходит на ум: написать вот так: reg [7:0]src; //reverse? wire [0:7]re1; ...; Создано 23 сентября 2018
8. Modelsim под Windows и Verilog VPI ...: (Разное); Когда-то давно я написал статью "Интерфейс Verilog VPI". В ней рассказывалось, как во время симуляции проекта Verilog вызывать функции пользовательской библиотеки, написанной на языке C. В статье использовался ...; Создано 18 сентября 2018
9. Как вернуть скрипту результат симуляции Verilog? ...: (Разное); Появилась простая задача - нужно из скрипта (batch/Windows или bash/Linux) проанализировать результат симуляции Verilog. Причем желательно, чтобы решение работало с разными симуляторами: icarus и modelsim ...; Создано 11 сентября 2018
10. КИХ фильтр на Verilog ...: (Разное); В этой статье я хочу рассказать о своих экспериментах по созданию простого параметрического цифрового КИХ фильтра на Verilog HDL. До сегодняшнего дня я старался избегать тем цифровой обработки сигналов ...; Создано 25 апреля 2016
11. Verilog State Machine Framework ...: (Проекты Intel Quartus Prime для платы Марсоход3); Рискну предложить почтенной публике мое новейшее "изобретение": VSMF, Verilog State Machine Framework. Я делаю его для одного из наших внутренних проектов. Пока это не полностью завершенная работа, ...; Создано 24 октября 2015
12. Интерфейс Verilog VPI ...: (Разное); Verilog Procedural Interface (VPI) – это такой механизм вызвать функцию, написанную на языке C, из кода Verilog во время симуляции проекта. Известно довольно много встроенных в Verilog функций называемых ...; Создано 24 января 2014
13. Простые советы по стилю Verilog ...: (Разное); Навеяно комментариями в блоге. Вообще-то, в языке Verilog, который я всячески пропагандирую, действительно есть странные места, от которых у начинающих программистов происходит «вынос мозга». Часто ...; Создано 18 октября 2013
14. Графический дизайн или текст Verilog/VHDL? ...: (Разное); Рискну затронуть такую холиварную тему: сравнение двух методов разработки, графический ввод схемы и текстовое описание проекта на языках HDL Verilog / VHDL. Какой метод лучше? Сразу скажу, что я ...; Создано 30 мая 2013
15. Verilog Gotchas ...: (Разное); ... Кажется вроде бы все правильно написано, компилятор успешно откомпилировал и синтезировал, но проект не работает, работает не правильно. Или еще хуже – результат симуляции проекта Verilog один, а в железе ...; Создано 06 марта 2013
16. Сумматор с переносом на Verilog HDL ...: (Язык описания аппаратуры Verilog HDL); Как на языке Verilog HDL реализовать сумматор или вычитатель с переносом ? Вопрос кажется очень простым для тех, кто давно использует язык Verilog, но почему-то оказывается абсолютно непонятным для новичков ...; Создано 04 марта 2013
17. Симуляция проекта Amber с Icarus Verilog. ...: (ARM System-on-Chip); ... Altera SignalTap. Пробовать симулировать в ModelSim. Пробовать симулировать с Icarus Verilog. Пункт первый – использование SignalTap, позволит «вживую» увидеть некоторые сигналы внутри процессора ...; Создано 24 сентября 2012
18. Реализация SIN и COS на Verilog ...: (Язык описания аппаратуры Verilog HDL); Язык описания аппаратуры Verilog HDL очень часто используется для проектирования аппаратуры с интенсивными математическими вычислениями. Алгоритмы БПФ (Быстрое Преобразование Фурье), ДКП (Дискретное ...; Создано 22 мая 2012
19. Синхронизатор сигнала для CDC на Verilog ...: (Язык описания аппаратуры Verilog HDL); В языке Verilog HDL для описания синхронизаторов сигналов, пересекающих клоковый домен (CDC, Clock Domain Cross) используются очень простые конструкции. Это понятно, ведь синхронизатор это просто два (редко ...; Создано 24 февраля 2012
20. Модуль ИК приемника на Verilog ...: (Исходный код); //модуль приемника ИК сигналов от пультов телевизоров, DVD и прочих бытовых устройств module ir_receiver( input wire reset, input wire clk, //примерно 5Мгц input wire ir_input, ...; Создано 09 февраля 2011