часы асинхронный сброс светодиод синус Altera ПЛИС CPLD Гирлянда Альтера симуляция HDMI Почти пустой проект Altera MAX-II Yosys Волшебство Verilog USBTerm Марсоход2 ByteBlaster testbench модули Verilog MIPSfpga always COUNTER Тестбенч ИК приемника программатор FPGA front edge VHDL Bluetooth управление процессор COM port MBFTDI Verilog на русском Еще о метастабильности latch дешифратор Timer OpenOCD Умный дом ИК интерфейс Убить MAX winrad dll Плата Марсоход2bis шаговый двигатель DE10-Standard ModelSim 7-segment Плата Марсоход2