Понадобилось мне средство создания схемы из Verilog файла. Самый понятный способ для меня - это использования самого Intel Quartus. В среде квартуса после компиляции проекта, а именно, после анализа ...
... проект на гитхабе OSS CAD Suite: https://github.com/YosysHQ/oss-cad-suite-build . Это набор утилит начиная от Verilog HDL синтезатора Yosys, до инструмента Place&Route nextpnr и упаковщика битстрима и ...
... Это будет PICORV32, взятый мною вот здесь https://github.com/YosysHQ/picorv32
Посмотрим, что из этого получится.
Этот микропроцессор оптимизирован по размеру занимаемой логики в кристалле и реализует ...
... его похоже всего три человека: Clifford Wolf, Mathias Lasser, Cotton Seed. Тулчейн на github: https://github.com/YosysHQ/nextpnr позволяет из Verilog кода получить битстрим для загрузки в FPGA Lattice ...
icarus verilog - не является синтезатором. Вряд ли он вам подойдет. Можно попробовать посмотреть в сторону https://github.com/cliffordwolf/yosys - это опен соурсный синтезатор для плис Lattice. ...
Подробнее...