Результат поиска: найдено 101 объектов.

Совпадение
Ограничение области поиска
1. Язык описания аппаратуры Verilog HDL
(Категория)
Verilog HDL (Hardware Description Language) - это язык текстового описания аппаратуры. Он используется для проектирования, моделирования, верификации цифровых микросхем (смотри Википедию), плат и систем. ...
Создано 30 ноября -0001
2. Процессор языка Forth в FPGA
(Проекты Quartus Prime для M02mini)
Наверное каждый разработчик FPGA рано или поздно решает создать свой процессор. Понятно, что есть много общеизвестных и распространенных процессоров у которых исходные тексты открыты для изучения и ...
Создано 06 октября 2020
3. Шифровальная машина Энигма М3 в FPGA
(Проекты Quartus Prime для M02mini)
... le ring( input wire [25:0]f_in, output reg [25:0]f_out, input wire [25:0]b_in, output reg [25:0]b_out ); parameter TRANSLATION = "BDFHJLCPRTXVZNYEIWGAKMUSQO"; always @* begin f_out[ ((TRANSLATION>>(2 ...
Создано 27 сентября 2020
4. Симуляция usbhost контроллера
(FPGA & Verilog блог)
... вая временные диаграммы можно действительно понять, как работает контроллер. Вот код тестбенча: `timescale 1ns / 1ns module tb; //usb clock ~12MHz reg clock12 = 1'b0; always #42 clock12 = ~clock12; //s ...
Создано 18 марта 2020
5. Реверс инжиниринг микросхемы RGB светодиода WS2812B
(Проекты Altera Quartus II для платы Марсоход)
... #26 clk = ~clk; //capture "in" signal into shift register reg [1:0]r_in = 0; always @( posedge clk ) r_in gtkwave out.vcd На временных диаграммах сигналов можно посмотреть, как происходит передач ...
Создано 31 декабря 2019
6. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator
(ARM System-on-Chip)
... кода в модели SDRAM Micron не нравится верилатору: // System clock generator always begin @ (posedge Clk) begin Sys_clk = CkeZ; CkeZ = Cke; end @ (negedge Clk) begin  ...
Создано 06 декабря 2019
7. Verilator
(FPGA & Verilog блог)
... output reg [7:0]q );   always @(posedge clk or posedge rst)   if(rst)     q cd obj_dir >make -f Vcounter.mk После этого появляется библиотека для статической линковки Vcounter__ALL.a. Эту библиотеку ...
Создано 26 ноября 2019
8. Создание нового FPGA проекта Intel Quartus Prime с нуля
(Intel Quartus Prime)
... платы Маросход3. Текст модуля: module project(   input wire clk,   output wire [7:0]led ); reg [31:0]counter; always @(posedge clk)   counter Assignments Editor. Тут не обойтись без документации ...
Создано 03 ноября 2019
9. Управление Marble Machine v2
(FPGA & Verilog блог)
... reg f2,   output reg f3,   output reg solenoid ); reg [2:0]cnt = 0; always @(posedge clk)   cnt  ...
Создано 10 сентября 2019
10. Проект FPGA для платы Марсоход2bis и платы расширения с 7-ми сегментным индикатором
(Проекты для платы Марсоход2bis)
...  always @ (posedge clk)   cnt  ...
Создано 05 сентября 2019
11. Подборка проектов для платы Марсоход2bis
(Проекты для платы Марсоход2bis)
... на 3 светодиода платы. У счетчика есть сигнал разрешения счета, подключенный к кнопке KEY0. нажимая кнопку мы приостанавливаем счет. reg [31:0]counter; always @(posedge CLK100MHZ)   if( KEY0 )     ...
Создано 26 августа 2019
12. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog
(FPGA & Verilog блог)
... reg f2,   output reg f3 ); reg [1:0]cnt = 0; always @(posedge clk)   cnt  ...
Создано 01 апреля 2019
13. Управление светодиодной лентой
(Проекты Intel Quartus Prime для платы Марсоход3)
... = 2; localparam NUM_TOTAL = (NUM_LEDS+NUM_RESET_LEDS); //3 tick counter reg [1:0] cnt3 = 2'b0; always @(posedge clk)   if (cnt3 == 2'b10)     cnt3  ...
Создано 25 декабря 2018
14. Цифровой КИХ фильтр на Verilog для цветомузыки
(Разное)
... s from cyclic buffer always @(posedge clk or negedge nreset)   if( ~nreset )     rd_addr  ...
Создано 24 декабря 2018
15. Yosys Open SYnthesis Suite
(Разное)
...  ); always @(posedge clk)   if(rst)     q  ...
Создано 14 октября 2018
16. Как вернуть скрипту результат симуляции Verilog?
(Разное)
... симулировать счетчик с синхронным сбросом: module counter(    input wire nreset,    input wire clk,    output wire [7:0]out ); reg [7:0]cnt; always @( posedge clk )   if( !nreset)     cnt  ...
Создано 11 сентября 2018
17. Астротрекер
(Проекты Altera Quartus II для платы Марсоход)
...  reg [2:0]b0; always @(posedge cnt[8])   b0 =299999) : (cnt>=3406238) ; reg clk_low; always @(posedge clk) begin   if(clk_low)     cnt  ...
Создано 18 августа 2018
18. Передача данных из Raspbbery Pi3 в FPGA платы Марсоход2RPI
(Проекты Intel Quartus Prime для Марсоход2RPI)
В первом проекте для платы M2RPI мы передавали данные в FPGA и обратно используя выводы Raspberry GPIO14 и GPIO15 как линии последовательного порта TxD и RxD. Как быть, если нужно передавать больший ...
Создано 17 апреля 2018
19. Первый проект для платы Марсоход2RPI
(Проекты Intel Quartus Prime для Марсоход2RPI)
... на плате кнопки KEY[0] счетчик будет сбрасываться, а по нажатию кнопки KEY[1] будет останавливаться счет. reg [31:0]counter; always @( posedge w_clk ) begin   if( KEY[0]==1'b0 )     counter Seria ...
Создано 26 ноября 2017
20. Виртуальные светодиоды и 7-ми сегментный индикатор
(Проекты Intel Quartus Prime для платы Марсоход3)
... wire w_clk_hdmi; wire w_locked; mypll mypll_inst(   .inclk0( CLK100MHZ ),   .c0( w_clk_video ), //74MHz   .c1( w_clk_hdmi ), //370MHz   .locked( w_locked ) ); reg [47:0]counter; always @( posedge ...
Создано 06 ноября 2017