Результат поиска: найдено 101 объектов.

Совпадение
Ограничение области поиска
1. Язык описания аппаратуры Verilog HDL
(Категория)
... , || , ! ), операторы редукции, условного выбора ( ? ) и сравнения. Часть 4. Поведенческие блоки. Конструкции always, if-else, case-endcase, циклы for(...). Часть 5. Синхронная логика и триггера в ...
Создано 30 ноября -0001
2. Захват данных из АЦП платы Марсоход3GW
(Проекты для Марсоход3GW (Gowin))
... ADC data reg [7:0]adc_data; always @(posedge pll_out_clk)    adc_data 12 bits per serial byte reg [3:0]cnt_div12; always @(posedge pll_out_clk)    if(cnt_div12==11)       cnt_div12 ...
Создано 27 мая 2023
3. rPLL в проектах для микросхем FPGA Gowin
(Проекты для Марсоход3GW (Gowin))
... always @( posedge pll_out_clk ) begin    cnt > cnt[25:23] ; end assign LED = KEY0 ? cnt[28:21] : moving_bit; //Serial_RX -> Serial_TX assign FTB1 = FTB0; assign FTB3 = FTB2; assign IO = 0; assign ...
Создано 14 мая 2023
4. Двоичный счетчик для платы Marsohod3GW
(Проекты для Марсоход3GW (Gowin))
... 0; always @( posedge CLK )    if( KEY0==1'b0)       cnt Panels. Панели можно включать или выключать. Так же Панели можно перемещать в окне программы и размещать в удобном вам месте. В панели Design отображаютс ...
Создано 13 мая 2023
5. Управление четырьмя шаговыми двигателями из Raspberry через плату MA3128
(Проекты для платы MA3128)
... p; assign ctrl_sleep = control[3]; wire ctrl_reset; assign ctrl_reset = control[4]; wire [1:0]ctrl_addr; assign ctrl_addr = control[6:5]; reg [2:0]cnt8 = 3'd0; reg sleep=1'b0; reg halfstep=1'b0;  ...
Создано 22 января 2023
6. Плата MA3128 управляемая из Raspberry
(Проекты для платы MA3128)
... wr_imp; assign wr_imp = GPIO[23]; reg [1:0]wr; always @(posedge CLK) wr  ...
Создано 16 января 2023
7. Двоичный счетчик на плате MA3128
(Проекты для платы MA3128)
... GPIO pins   inout wire [27:0]GPIO ); reg [31:0]counter; always @(posedge CLK)   if( KEY[0]==1'b0 )     counter  ...
Создано 15 января 2023
8. Портирование RISC-V системы на плату Марсоход3
(Изучаем RISC-V)
... рый содержит простой Verilog модуль module seg4x7(     input wire clk, // 20MHZ     input wire [31:0] in,     output reg [3:0] digit_sel,     output reg [7:0] out ); reg    [19:0] cnt; always @ (pos ...
Создано 02 февраля 2022
9. Процессор языка Forth в FPGA
(Проекты Quartus Prime для M02mini)
...  write reg rstkW; // R stack write enable signal stack #(.DEPTH(`DEPTH)) rstack( .clk(clk), .resetq(resetq), .ra(rsp), .rd(rst0), .wa(rspN), .wd(rstkD), .we(rstkW) ); alway ...
Создано 06 октября 2020
10. Шифровальная машина Энигма М3 в FPGA
(Проекты Quartus Prime для M02mini)
... le ring( input wire [25:0]f_in, output reg [25:0]f_out, input wire [25:0]b_in, output reg [25:0]b_out ); parameter TRANSLATION = "BDFHJLCPRTXVZNYEIWGAKMUSQO"; always @* begin f_out[ ((TRANSLATION>>(2 ...
Создано 27 сентября 2020
11. Симуляция usbhost контроллера
(FPGA & Verilog блог)
... вая временные диаграммы можно действительно понять, как работает контроллер. Вот код тестбенча: `timescale 1ns / 1ns module tb; //usb clock ~12MHz reg clock12 = 1'b0; always #42 clock12 = ~clock12; //s ...
Создано 18 марта 2020
12. Реверс инжиниринг микросхемы RGB светодиода WS2812B
(Проекты Altera Quartus II для платы Марсоход)
... wire clk, input wire in, output wire out, output wire [23:0]q, output reg r, output reg g, output reg b ); localparam reset_level = 3000; localparam fix_level = 50; //reg clk = 0; //always ...
Создано 31 декабря 2019
13. Симуляция системы на кристале Amber ARM v2a SoC с помощью Verilator
(ARM System-on-Chip)
... кода в модели SDRAM Micron не нравится верилатору: // System clock generator always begin @ (posedge Clk) begin Sys_clk = CkeZ; CkeZ = Cke; end @ (negedge Clk) begin  ...
Создано 06 декабря 2019
14. Verilator
(FPGA & Verilog блог)
... output reg [7:0]q );   always @(posedge clk or posedge rst)   if(rst)     q cd obj_dir >make -f Vcounter.mk После этого появляется библиотека для статической линковки Vcounter__ALL.a. Эту библиотеку ...
Создано 26 ноября 2019
15. Создание нового FPGA проекта Intel Quartus Prime с нуля
(Intel Quartus Prime)
... платы Маросход3. Текст модуля: module project(   input wire clk,   output wire [7:0]led ); reg [31:0]counter; always @(posedge clk)   counter Assignments Editor. Тут не обойтись без документации ...
Создано 03 ноября 2019
16. Управление Marble Machine v2
(FPGA & Verilog блог)
... reg f2,   output reg f3,   output reg solenoid ); reg [2:0]cnt = 0; always @(posedge clk)   cnt  ...
Создано 10 сентября 2019
17. Проект FPGA для платы Марсоход2bis и платы расширения с 7-ми сегментным индикатором
(Проекты для платы Марсоход2bis)
...  always @ (posedge clk)   cnt  ...
Создано 05 сентября 2019
18. Подборка проектов для платы Марсоход2bis
(Проекты для платы Марсоход2bis)
... на 3 светодиода платы. У счетчика есть сигнал разрешения счета, подключенный к кнопке KEY0. нажимая кнопку мы приостанавливаем счет. reg [31:0]counter; always @(posedge CLK100MHZ)   if( KEY0 )     ...
Создано 26 августа 2019
19. Управление шаговым двигателем 28byj-48 из ПЛИС на Verilog
(FPGA & Verilog блог)
... reg f2,   output reg f3 ); reg [1:0]cnt = 0; always @(posedge clk)   cnt  ...
Создано 01 апреля 2019
20. Управление светодиодной лентой
(Проекты Intel Quartus Prime для платы Марсоход3)
... = 2; localparam NUM_TOTAL = (NUM_LEDS+NUM_RESET_LEDS); //3 tick counter reg [1:0] cnt3 = 2'b0; always @(posedge clk)   if (cnt3 == 2'b10)     cnt3  ...
Создано 25 декабря 2018